实现超前进位加法器的另一种方法

在牛客网看到一个编写加法器的题目，如下：

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解题思路

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一、官方版本

• Verilog 代码如下：

module ADDER_BY(
    input clk,
    input rst,
    input [3:0] A,
    input [3:0] B,
    output [4:0] S
    );
    
    reg [3:0]g,p,s;
    reg [4:0]c;
    
    integer j;
    always@(*)
        begin
            c[0] = 0;
        for(j=0;j<4;j=j+1)
            begin
                g[j] = A[j]&B[j];
                p[j] = A[j]^B[j];
                c[j+1] = g[j]|(c[j]&p[j]);
                s[j] = A[j]^B[j]^c[j];
            end
        end
        
    assign S = {c[4],s}; 
    
endmodule

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二、我的方法

• 如图所示，A 和 B 分别为两个加数，分别代表 6 和 7 两个值；

• A 与 B 每个二进制位相加的结果为 D，而每个位相加产生的进位值为 P；

• D 与 P 继续作为新的两个加数继续相加，直到没有进位值产生，最后得到的结果即为 A 与 B 的和。

  

Verilog 代码如下：

module ADDER_BY(
    input clk,
    input rst,
    input [3:0] A,
    input [3:0] B,
    output [4:0] S
    );
    
    wire [4:0] P [3:0];
    wire [4:0] D [3:0];
    
    assign P[0] = (A & B) << 1;
    assign D[0] = A ^ B;
    
    genvar i;
    generate for(i=0;i<3;i=i+1)
        begin: adder_walk
            assign P[i+1] = (P[i] & D[i]) << 1;
            assign D[i+1] = P[i] ^ D[i];
        end
    endgenerate
    
    assign S = D[3] | P[3];

endmodule

相比于官方的方法，我的方法使用的查找表更多，应该是移位寄存器占用的资源较多😕

表1：消耗资源对比

	LUT	IO
官方方法	21	49
我的方法	40	49
加法 IP 核	16	49