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RSS订阅原创 vcs+verdi+uvm的makefile环境
vcs+verdi+uvm+makefile环境最近几天在学习uvm，开始看张强大佬的书，准备写个小环境测试一下。可是之前都是用testbench，没用过uvm，连基本的仿真环境也没，在网络上搜寻一番后(没有沉迷其中)，终于把基础环境搞好了。vcs version :vcs-mx_vN-2017.12-SP2-6verdi version:Verdi_0-2018.09-SP2uvm version :uvm1.2makefile环境：debussy_lib = -p novas.tab的路
2021-11-05 16:49:16
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原创 sdc文件转成sgdc文件
在liunx环境下使用makefile和tcl将sdc文件转成sgdc文件，用于CDCspyglass版本：SpyGlass-M2017.03-SP1-1makefile环境：sgdc：rm ./in/cdc.sgdcsg_shell ./sgdc.tclcp ./生成的sgdc路径 ./in/cdc.sgdc生成的sgdc路径在gui的SDC2SGDC_INFO信息中。我生成的文件后缀不是.sgdc,所以我cp命令是重新命名了。tcl script:#sdc file to sgdc f
2021-10-27 09:17:52
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原创 边沿检测
soc实习记录边沿检测边沿的检测,对要进行边沿检测的信号，进行两级同步(这也是对单bit信号跨时钟域的一种处理方式)。对边沿的检测在实际设计中可以产生脉冲信号，可以用于可逆计数器的数值计算等。代码代码还是很简单的。//soc note//edge detect module edge_detect(clk,rstn,singal_in);input clk;input rstn;input singal_in;reg singal_in_reg1;reg singal_i
2021-04-29 18:03:33
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原创 序列检测10110
序列检测通过这个序列检测，正好复习前面Mealy状态机。检测序列10110，用计数计其出现的次数。模块代码module seq_dec( input clk, input rst_n, input din, output dout); reg [7:0] cnt; //计满足10110序列的次数 reg [5:0] P_state;//当前状态 reg [5:0] N_state;//下一个状态parameter S0=6'b000001;//start
2020-12-31 10:31:25
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原创 数字IC学习记录Mealy FSM 模板
#数字IC学习记录##Mealy FSM 模板module Mealy_fsm(signal list );input signals;output signals;prarmeter state0=0, state1=1,state2=2;reg [n:0] P_state, N_state;//P_state 当前状态 N_state下一个状态always（时序）//一般异步复位if(!rst_n)P_state <= state0 ;// 初始状态elseP_sta
2020-12-24 10:44:25
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空空如也
空空如也
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