vcs+verdi+uvm的makefile环境

vcs+verdi+uvm+makefile环境

最近几天在学习uvm，开始看张强大佬的书，准备写个小环境测试一下。可是之前都是用testbench，没用过uvm，连基本的仿真环境也没，在网络上搜寻一番后(没有沉迷其中)，终于把基础环境搞好了。

vcs version :vcs-mx_vN-2017.12-SP2-6
verdi version:Verdi_0-2018.09-SP2
uvm version :uvm1.2

makefile环境：

debussy_lib = -p novas.tab的路径   	\
                 pli.a的路径     

top_name = your top

uvm_rtl = rtl file

VCS:
	vcs \
	sverilog +v2k -full64 -fsdb \
	${UVM_HOME}/src/dpi/uvm_dpi.cc -CFLAGS -DVCS \
	+incdir+@{UVM_HOME}/src ${UVM_HOME}/src/uvm.sv  \
	${debussy_lib} \
	-top ${top_name}  \
	${uvm_rtl}  \
	-l ./vcs.log
	./simv -l ./vsim2.log

ve_uvm:
	verdi +v2k -sv \
	+incdir+@{UVM_HOME}/src ${UVM_HOME}/src/uvm.sv  \
	${uvm_rtl}  \
	-ssf system.fsdb  \
  &	
#其余的clean的target 自己加吧

结果展示

备注：
1：#-l 是L的小写，在这怎么这么像1{yi}。。。。
2：可能会出现"Systemverilog ‘inport’ is not expected to be used in this context"这个Error,----根据网络搜索，改变了rtl文件的先后顺序，就消失了，原理我也不知道。。
3：UVM_HOME定义在.cshrc文件中，具体命令：setenv UVM_HOME UVM库的路径。----这个路径在VCS路径下的etc目录下，这个VCS版本有，其他的我不知道。
4：代码参考《一个简单的UVM验证平台》。现在我到了interface还没有什么问题。

参考：《UVM 实战》实例1-VCS、Verdi https://www.bilibili.com/read/cv11209165/
一个简单的UVM验证平台 https://zhuanlan.zhihu.com/p/260482083