小幽余生不加糖

同时，各种以伯克利的Spice仿真程序的算法为核心的商用Spice电路仿真工具也随之产生，运行在PC和UNIX平台，许多都是基于原始的SPICE2G6版的源代码，这是一个公开发表的版本，它们都在Spice的基础上做了很多实用化的工作，比较常见的Spice仿真软件有HSpice、Pspice、Spectre、Tspice、SmartSpcie、IsSpice等，虽然它们的核心算法雷同，但仿真速度、精度和收敛性却不一样，其中以Synopsys公司的Hspice和Cadence公司的Pspice最为著名。...

这两种方式有点区别，前一种方式只是增加层，需要自行修改层的类型，后一种方式可以选定为某一种类型，如果是增加信号层，软件会默认同时增加一层介质层。层叠已经有8层，按照示例的层叠有4个信号层、3个地平面层和1个电源平面层，对照进行层名称(LayerName)、介质类型(Type)及用途(Usage)设置。在这列中，有的是白色，有的是淡蓝色。白色的说明可以修改，如第一行是介质，通常在最外层的介质有两个用途，阻焊层和介质，单击该行会出现一个下拉菜单，选择SolderMask，即为阻焊层。...

PCB的层叠设计对整个系统的EMC设计也起着非常重要的作用，良好的叠层可以有效的减小PCB回路的辐射效应，所以层叠设计关系到了信号的完整性、电源完整性、电磁兼容性、结构、散热等方面的设计，当然还有一个非常重要的就是成本的问题。首先，看一下4层板的层叠设计。10层板的层叠一般会游泳5个信号层或6个信号层，如果电源比较复杂，也可以设计为4个信号层，那么就可以分成四种方案，方案一为5个信号层，方案二和方案三为6个信号层，方案四为4个信号层。当然，对于层叠超过10层的PCB，其大致的设计思路与10层的层叠差不多。.

例如，在开始时，可以使用第1种或者第2种方式寻找到一个范围，然后再使用第3种方式找到范围内比较合适且合理的参数，否则，在电阻、电容等参数扫描时经常遇到获得的参数非常好，但找不到这类的物料，如31.8Ω的电阻对某一个仿真非常好，但在实验室里较难找到，比较常规的物料应该是 33Ω，这种情况下就应该使用33Ω的电阻。参数扫描是仿真中常用的一种方法，因为大部分的电路结构是固定的，只有修改诸如阻抗匹配的电阻值、布线长度和宽度、不同的模型等，通过扫描仿真后对比结果，就能比较快速地判断此阿勇哪一种方案进行设计。.....

FR-4环氧玻璃布层压板，根据使用的用途不同，行业一般称为FR-4EpoxyGlassCloth、绝缘板、环氧板、环氧树脂板、溴化环氧树脂板、FR-4、玻璃纤维板、玻纤板、FR-4补强板、FPC补强板、柔性线路板补强板、FR-4环氧树脂板、阻燃绝缘板、FR-4积层板、环氧板、FR-4光板、FR-4玻纤板、环氧玻璃布板、环氧玻璃布层压板、线路板钻孔垫板。影响介电常数的主要因素就是介质本身组成的物质，如对于FR4类型的材料，影响其介电常数的主要原因是树脂的类型、玻璃纤维布的类型和树脂的含量等。...

在对话框中，首先要选择端接的位置，再选择端接的类型，在快速端接中包含了无端接、串联端接、R-C 并联端接、电阻并联端接、R -R并联端接(戴维宁端接)、电容并联端接和电阻差分端接，并对端接元器件赋值。设置完成之后，单击Export按钮，即开始提取网络并导出到LineSim中，如图所示为提取的原理图拓扑，从提取的原理图可以看到，在整个信号网络上不同阻抗的传输线、过孔都被提取并分开，这样分析和修改传输链路的参数就会更加清晰、简洁。经过分析，这是因为电路阻抗不匹配造成了信号的过冲，需要给网络加端接匹配。.....

如果软件能识别为电源网络，在选择网络一栏中，就会在信号网络前面勾选，并会自动放在编辑供电电压一栏中;一般情况下，一个项目中会有多组电源，在HyperLynx中，很多情况下，软件会自动识别电源网络分类并赋值，但对于一些不规范的原理图网络命名的情况，软件无法识别或赋值错误，这时就需要工程师在仿真之前对各电源网络重新分配或赋值。（2）直接选择两个网络，如图所示，在左侧网络中，选中差分对其中的一个网络，同时按住Ctrl键，再选择差分对的另一个网络，然后单击如图所示箭头按钮，即可完成一对差分对的设置。

TL8 和 TL11为底层的传输线，传输线到参考层的距离为5m il，线宽为8.25mil，传输线的阻抗都为单端 50Ω。在电阻R3上测得的近端串扰值分别为：62.31mV，61.37mV，58.37mV，54.05mV，48.24mV，从测得的数据和仿真波形来看，说明相邻布线层相互耦合的距离越近，串扰越大。在高速、高密度的 PCB 设计中普遍存在串扰，而串扰对系统的影响一般都是负面的但串扰无法被彻底消除，那么就需要找到相应的优化或减小串扰的措施，在不影响系统设计成本和功能的情况下，使串扰尽量变小。...

可以选择设置信号线与信号线之间默认的距离和信号线与同平面的平面之间的距离，这些设置根据工程师项目上经常使用的情况而设置，也可以选择不设置，在每次仿真时根据需要再对每一个仿真单独设置。仿真属性的设置对话框包含一般设置、 显示颜色设置、LineSim 设置、BoardSim 设置、 层叠默认设置、焊盘类型设置、仿真示波器默认设置、电路仿真器默认设置、电源完整性设置及高级设置。第一次使用HyperLynx软件时需要设置仿真相关环境，包括仿真软件的基本设置、模型库路径设置、仿真控制器控制、单位等。...

在微带传输线的设置中，有两个厚度选项，分别为镀层的厚度(Plating thickness)和导体的厚度(Conductor thickness)，镀层的厚度就是电镀的厚度，导体的厚度就是基材铜的厚度，这两个参数之和就是传输线总的铜厚。在编辑传输线的对话框中，默认的传输类型是层叠(Stackup)类型，这个Stackup并不是前面介绍的层叠，而是表示与层叠有关的传输线类型，在这一类型中，可以选择把传输线布置在层叠的某一个信号层，并基于当前设定的层叠设置传输线的长度和宽度。有损传输线就是具有损耗的传输线。..

一般平板电视或视频设备，都提供了这种尺寸的接口，Type A有19针，宽度为13.9毫米、厚度为4.45毫米，现在日常生活使用中的影音设备99%都配有这种尺寸的接口。对于接收设备，就需要保证完整的接收到HDMI信号并显示出来，关注的就是接收的TMDS信号的质量。在MTKS900芯片内部，整合了48Gb带宽的HDMI 2.1控制芯片，但是因为芯片算力不够，如果电视机没有额外的画质处理芯片，电视机工作在4K 120hz时，垂直分辨率会从2160P减到1080P，这也是部分电视机4K 120hz模糊的根本原因。.

阻抗不连续会引起信号的反射，信号的反射也会带来很多信号完整性问题，如过冲、非单调、振铃等，如图所示为队组抗不连续导致的非单调波形和振铃的波形，非单调和振铃现象又会导致信号完整性质量和日时序的问题，进而导致系统工作时误码率增多或者无法正常工作。从仿真波形分析，上拉并联端接的波形低电平有明显的上移，下拉并联的端接的波形高电平有明显的下移，信号的，信号波形的峰峰值比使用串联端接时小了很多，明显的减少了反射造成的过冲的现象。**端接后，边沿也稍微变缓慢，变化的程度与RC的值有关，这就可能带来一些潜在的时序影响。..

在“Spectrum Analyzer”对话框的“Stimulus”(激励)栏中，设置激励源频率为100MHz，选择“IC modeling”为“Fast-Strong”，并按图所示设置其他选项。显然，在仿真的基频上，它的幅值最大，将鼠标光标置于柱状图上，可以读取其值为64.28mA，这个数值是由选定的驱动芯片决定的。按上图所示的原理图，在接收端增加一个并联的RC负载，再次运行仿真，结果如图所示。在对话框左侧的“Pins”列表中，显示出了已添加电流探针的引脚，可以在此列表中选择所要仿真的目标。...

如果是仿真眼图，那么还有一个眼图模板(EyeMask)加载选项，这些选项必须经过勾选之后才会在显示界面中显示，以使相关的信息在波形显示的界面呈现，如图所示。另一种为振荡器激励，即连续的脉冲激励源，在这个选项中有两个参数需要设置，即激励源的频率(MHz)和占空比(Duty)，如图所示。如果Pins一栏中有多个引脚具有相同的模型，那么可以选中已经赋值模型的引脚，单击右下角的Copy按钮进行复制，然后再选择同类型并没有赋模型的引脚，单击粘贴或者全部粘贴，即完成模型赋值，但是不同类型的模型就不能这样操作。...

随着电路设计技术的提升，从最早期的伪差分信号设计，到现在的差分信号设计，差分信号越来越多地应用在高速电路设计中，特别是 SerDes 架构的高速串行通道设计，几乎都是差分设计。一般来说，当两根差分走线之间耦合很好，外界存在噪声干扰时，几乎是同时被耦合到两根单线上，当信号传递到接收端时，由于幅值大小相等、方向相反，相加之后，共模噪声就相互抵消，对信号几乎没有影响。（3）差分信号使用的是差分放大器，单端信号使用的是单端放大器，差分放大器比单端放大器具有更高的增益。而差分波形则是两个波形“相减”获得的波形曲线。.

第1个光标放置在上拉电阻 R1的波形上，相交点的横坐标为912.7ps，第2个光标放在上拉电阻R3的波形上，相交点的横坐标为1072.5ps，两个光标的横坐标相减为146.6ps，这是两对传输线相差1inch时的结果，如图所示。在设计PCB之前，工程师需要制定HDMI的布线规则，对于这类的高速总线，传输线的长度通常对总线的信号完整性起着关键的作用， 所以一般都会在设计前设定一个最长的值，通过多组长度数据的仿真得到使眼图最差的长度。眼图的特性是累加了一连串的脉冲波形，所以眼图可以测量信号的重复性。

从仿真的几组参数中得到的结果可以看出，当间距是线宽的1倍时，近端和远端串扰都是最大;但是，不管是1倍线宽的间距还是3倍线宽的间距，都存在有串扰，这也说明在实际的工程案例中，串扰是无法消除的，只能尽量减少，只要减少到不影响受害线的正常工作即可。现在很多工程师在做PCB设计时，都会记住一些经验法则，这些经验法则并不是万能的，都是在一定条件下才能使用的，如传输线与传输线之间的距离要保持在3倍线宽以上，很显然，在一些高密度板的设计中，肯定是无法满足足3倍线宽的间距，很多时候设计都在1倍线宽左右。...

SATA总线使用嵌人式时钟信号，具备了更强的纠错能力，与以往相比其最大的区别在干能对传输指令(不仅仅是数据)进行检查，如果发现错误会自动矫正，这在很大程度上提高了数据传输的可靠性。由上图可以看出，当入侵信号为5V的单端信号时，在之前的参数设置下，眼图图像很不规范，不符合要求，明显可以看出串扰的影响很大。结果显示，实际的信号对应眼膜中央的部分留有很大的余量;得到的仿真结果如上图所示，这次的结果就不大符合眼膜的规格了，清楚地显示了在有损仿真模式下的信号损失衰减情况，明显没有满足眼膜的规格要求。

(15)通过拖动“Part Name”和“Value”列之间的线拉宽“Part Name”列，拉到右侧，可见第一组电容的“Part Name”为0603，“Value”为100nF，如图所示，这使得为它分配模型时比较容易。单击“Assign Model”按钮，如图所示。(1)在“开始”菜单中打开HyperLynx:“开始”→“所有程序”→“Mentor Graphics SDD”→“HyperLynx”→“HyperLynx Simulation Software”，如图所示。

②在出现的对话框中，选择“Positive pin”为“J1.Port3(at pin)”, “Negative pin” 为“J1. Pot4(at pin)”。② 在弹出的对话框中，选择“Positive pin”为“J4. Port3(at pin)”，“Negative pin”为“J4. Port4(at pin)”，如图所示。(17)在“Configure Eye Diagram”对话框的“Eye Mask”选项卡中，选择“PCIE_TX_de -emphasis”眼罩，如图所示。

简单点讲，就是信号从芯片发出时，要先经过算法的优化处理，如放大等（如果TX端有优化时），再经过通道，然后到达RX端，在RX端又经过算法的优化处理，如CTLE等（如果RX端有优化措施时），最后才送到真正的末端。如何降低误码率(BER)?对于 PCB 板级的仿真而言，主要针对发送端和接收端加重和均衡的选择、PCB材料的分析和选择、PCB互连通道的仿真和优化、过孔的仿真优化和设计、连接器与线缆的选择和互连优化以及其他无源器件的互连优化。高速串行信号的仿真与其他并行信号的仿真类似，分为前仿真和后仿真;

(7)保留“Bit pattern”为“Worst -case PRBS”，改变“Bit interval”为 0.4ns，如图所示，单击“Next”按钮。(10)单击“Next”按钮，如图 所示，在这个页面保持默认设置“Complexpole fitting”选项被选中。单击“Next”按钮。(2)使能“Expont coupled segments”选项，如图所示，单击“Export”按钮。(6)在“U40_B03.A30/U40_B03.A29”设置探针引脚，单击“Next”按钮。

从目录中打开 C:\PI_Trng\lab2\exer2\ post_dc_drop.hyp，单击“Open”按钮，当打开板子时被问到是否用Man- hattan-style布线连接没有布线的网络，选择“否”，如图所示。(10)在编辑直流电源引脚模型对话框中，在“Apply Current to”的下拉菜单中选择“Whole Group”以选择全组网络，并设置电流为3A，如图所示。(14)保存文件，输入“2.5V&1.8V”作为文件名称，单击“Save”按钮，如图所示，软件自动添加.dcs扩展名。

(1)从“开始”菜单中打开HyperLynx:“开始”→“所有程序”一“Mentor Graphics SDD”→“HyperLynx”→“HyperLynx Simulation Software”，得到如图所示界面。(15)在右边的显示部分，选择“Solid fill”和“Wireframe”。(12)从菜单中选择“Simulate PI”→“Run Plane” →“Noise Simulation(PowerScope)”，打开PowerScope窗口，如图所示。

1.DIMM介绍2.DDR2介绍3.DDR3介绍4.DDR4介绍5.DDR5介绍1.DIMM介绍之前老说到DDR和SDRAM，提到过DIMM，那么什么是DIMM呢？DIMM是指针脚插槽，也就是物理结构方面的分类；而SDRAM和DDR都是内部技术方面的分类。SDRAM:Synchronous Dynamic Random Access Memory，同步动态随机存储器。而DDR（Double Data Rate）系列，严格意义上讲，应该是Double Data Rate SDRAM内存，也就是和说

当前，并不是所有的芯片都具有 Write Leveling 功能，或者即使芯片具有 Write Leveling功能，工程师使用时也并不都开启这个功能，所以 PCB 设计工程师或仿真工程师要注意，当芯片没有 Write Leveling 功能时，在多颗 DRAM设计时，建议不要采用fly-by拓扑结构，这不仅起不到优化信号质量的作用，还会严重影响系统的表现，遇到这种设计时建议使用T形结构。对于降额参数的使用，在地址、控制和命令信号号的斜率以及时钟信号的斜率相交位置的值，即为对应的降额参数。

如果没有查找到该模型，可使用菜单命令“Setup”→“Options”→“Directories”，打开“Set Directories”对话框，单击“Edit”按钮，在“Select Directories for IC-Model Files”对话框中将路径“…在“Assign Models”对话框中的“Port”栏找到“OUTM”端口，在其对应的“Circuit Connection”栏中选择“txout”项。将端口R75连接到“Gnd”。同样，将“EMP”连接到“V”，完成预加重设置。...

(93)在PDN Editor中，选择菜单命令“Simulate PI”→“Analyze Decoupling(Decoupling Wizard)”，在打开对话框中单击“Run Analysis”按钮，仿真结果如图所示。(24)设置完目标阻抗后，单击对话框中的“下一步”按钮，得到如图所示对话框，注意到设置的目标阻抗为“125mOhms”.单击“Close”按钮关闭目标阻抗设置对话框。(3)在“PDN Editor”窗口中单击PDN编辑器的最大化按钮，使PDN 编辑器最大化，如图所示。

DDR3 的数据选通信号与时钟信号的频率是一样的，在数据选通信号写操作时，控制器典型的输出方式是数据选通信号边沿与时钟近似对齐。该界面中显示了所有需要编辑的参数，包括地址/命令信号的时序、控制信号的时序、读和写操作的数据选通和数据信号时序、写操作的数据选通和数据掩码信号时序，以及建立和保持时间的降额参数。由于DDRx总线对时序的要求非常严格，随着速率的提升，时序的要求会更高。反之也是一样的，如果数据选通信号的上升沿在时钟信号上升沿的后面到达 DRAM，那么数据选通信号的下降沿就会在时钟信号的前面到达。

DDRx批处理仿真器，不仅能仿真信号质量，还能仿真信号的时序，仿真完成后，软件自动生成仿真报告，从报告中能一目了然地看出结果是否满足设计要求，或者存在哪些需要改善的信号网络。在本练习中，不包含串扰。控制器和DRAM 分配完模型后，还需要对相应的的分立元器件赋值，可以使用相同的方法，但在赋值时，直接赋给相应的参数值，以电阻方为例，如上图所示为对电阻器件赋值，本例中，控制信号、命令信号、地址信号和时钟信号的端接电阻都为22Ω。仿真模型可以在开始仿真之前设置，也可以在仿真向导中设置，但建议工程师在仿真之前设置。

按钮，打开“Batch Mode Setup-Net-Selection Spreadsheet”对话框，选中网络“clk2”，则与之相关的网络“n00077”也会自动被选中，如图所示。在HyperLynx的菜单栏中，选择“Select”→“Net by Name for SI Analysis”命令，或者单击工具栏中的“Select Net by Name for SI Analysis”图标，在弹出的“Select Net by Name”对话框中，双击网络“clk2”，选中此网络。...

LVTTL电平为单端信号，而SSTL电平本质上是差分对，其实现机制是将信号与参考电平Vref组成差分对进行比较，如图所示，VIH和VIL各有一个交流参数AC和直流参数DC，信号第一次越过AC门限的时刻，作为时序计算的参考点，此后只要信号保持DC门限内，逻辑状态保持不变，这种设计减小了噪声、振铃等对于信号质量的影响。经过调整后，控制器在发送颗粒1的DQS后，延时1ns再发送颗粒2的DQS，则颗粒1在1ns后收到对齐的DQS和CLK，颗粒2在2ns后收到对齐的DQS和CLK，从而满足了时序关系。

(5)设置水平标尺为2ns/div，垂直标尺为500mV/div，如果有必要，可以通过多次仿真，得到一个更加理想的结果。此外，还可以看到信号在高低电平切换时，反射波形基本趋于平缓，许多大的反射切换边缘已减小，这给了我们更大的定时裕量。如果这些DIMM是缓冲过的，则4个DIMM通道是可行的，但因为这是一个无缓冲DIMM，(20)在编辑传输线对话框中，选择“Values”选项卡，改变传输线长度为3in，具体设置如图所示，单击“确定”按钮。(17)为了增加电压摆幅，选择一个比原来的47Ω小的电阻。

(20)在“PowerScope”窗口的右上角单击“Visual Options”按钮，然后在“Graph type”中选择“the DC Current Density”框，单击“Positioning Options”按钮，使得在“Position and scale”部分下的“Auto span&origin”框不被选中，通过单击窗口左上角工具条中的控制按钮，确保选中电流密度顶视图。(21)在窗口的右上角，为了得到一个更好的电流密度分布图，修改Span设置(使用滑动条或向上、向下箭头)。

(5)选择 “File”→ “Open Touchstone”，打开路径 C:\Adv_HL_Tmg\SERDES_Interface\models，选中connector.s4p，单击打开，如图所示。接下来，找出将要分配模型的S参数连接。(12)单击“Assign”按钮，选择模型类型为“Touchstone models”，在库中选择“connector.s4p”，如图所示。(14)单击“OK”按钮，选中“connector.s4p”这一行，单击“Connection Editor”按钮，如图所示。

这两个传输线具有相同的阻抗，但是如所看到的，它们具有不同的损耗特性。在示波器中选择眼图模式仿真，然后单击“Con- figure”按钮，下载一个8位的PRBS序列位，间隔设置为0.4ns，序列重复设置为1，跳过前2位，显示1个眼图，添加0抖动，如图所示。目前的声卡和网卡都是主板集成了，不需要我们额外再插，所以PCI-E接口目前最大的作用就是插显卡，除了显卡还有无线网卡，万兆有线网卡这些高带宽设备，除了这些PCI-E接口也可以转接成很多接口，比如USB3.0，Type-c，雷电3，又或者U.2，M.2。

在对话框的“Design file#1”下拉列表中选择“B00，Mainboard”，在其下方的“Reference designators”列表中选择元器件“J1”，然后在“Designfile#2”下拉列表中选择“BO1、RAM1”，在其下方的“Refer ence designators”列表中选择元器件“J1”，单击“Insert”按钮，为这两个元器件建立互连映射。在“Assign Models”对话框中，选择“B00 Motherboard”，将“U16.B12”设置为输出。