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硬件基础之高速信号
文章平均质量分 86
小幽余生不加糖
余生不加糖,因为小幽就很甜呀!!!
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高速接口PCB布局指南(五)高速差分信号布线(三)
tips:资料主要来自网络,仅供学习使用。原创 2024-02-06 12:02:23 · 1181 阅读 · 0 评论 -
高速接口PCB布局指南(四)高速差分信号布线(二)
tips:资料主要来自网络,仅供学习使用。原创 2024-02-06 11:42:11 · 899 阅读 · 0 评论 -
高速接口PCB布局指南(三)高速差分信号布线(一)
tips:资料主要来自网络,仅供学习使用。原创 2024-02-06 11:09:14 · 1170 阅读 · 0 评论 -
高速DSP系统设计参考指南(五)印制电路板或PCB布局
第3层最好,因为它不仅靠近接地层,而且受到其下的电源层的保护。需要记住的一点是,对于工作频率超过300MHz 的系统,电路板电容变得非常重要。一个例子是使用镜像层,即位于布线层旁边的接地层,为高速信号提供低电感电流迈回路径。限制因素是在保持设计质量和可靠性的同时,各层之间的紧密程度。对于非相邻拓扑结构,电容等式 Cpp 所示的电路板电容较低,日电源层和接地层之间的电路板阻抗较高。相邻的电源和接地拓扑不适用于 DSP 系统,因为DSP 系统需要许多层来将信号从DSP 略由出去并与其它电路接口。原创 2023-10-20 13:44:22 · 373 阅读 · 0 评论 -
高速DSP系统设计参考指南(四)DSP电源设计
这种情况下,选择两个总电容约为0.03uF的电容,其中至少一个电容应具有约 150Mz 的自谐振频率,以便对区域1中的内核电压引脚去和。一种好的方法是改变电容值,使10供电轨的电源纹波小于 50Y,内核供电轨的电源纹波小于 20Y,另一个好的规则是使用陶瓷电容进行去糕,使用钮电容进行低频滤波。这是因为钮电容的值高于陶资电容。然后,要计算去积电容值,用刚刚计算的总电容值除以该区域允许的电容数量。因此,设计人员不得不做出妥协,减少去耦电容的数量,以适应DSP下方的一般区域,有关推荐的方法,请参考器件数据手册。原创 2023-10-20 13:38:29 · 836 阅读 · 0 评论 -
高速DSP系统设计参考指南(七)电磁干扰基础
高速DSP系统中的辐射是由通过印刷电路板走线传播的快速开关电流和电压引起的。随着DSP速度的提高,印刷电路板走线成为更有效的天线,这些天线会辐射出干扰其它电路和附近其它系统的无用能量。为了防止系统相互干扰,FCC为商用产品设定了最大限值,称为FCC Part 15 A,为消费类设备设定了最大限值,如所示Figure 7-1。本节概述了低EMI设计的不同方法,并在出现EMI问题时找出问题的根本原因。它仅涵盖EMI的电气设计方面,尽管屏蔽、布线和其他机械固定也可用于帮助将辐射降低到最大允许限值以下。原创 2023-10-21 13:51:01 · 347 阅读 · 1 评论 -
高速DSP系统设计参考指南(三)串扰
消除DSP 系统中的所有噪声既不实际也没有必要。除非噪声干扰周围的电路或辐射超过标准限制的电磁能最,否则噪声不成问题。当噪声干扰其他电路时,这被称为串扰。串扰可以通过电磁辐射或电气方式传播,例如不需要的信号在电源层和接地层上传播时。为了将串扰降至最低,设计人员需要理解两个非常重要的概念,。原创 2023-09-19 21:32:47 · 200 阅读 · 0 评论 -
高速DSP系统设计参考指南(六)锁相环(PLL)
系统设计人员需要隔离PLL,使其免受内部和外部噪声的影响。PLL通常用作频率合成器,将输入时钟乘以一个整数。该整数是反馈计数器M除以输入计数器N的比值,如所示Figure 6-1。两种主要的PLL架构是模拟PLL (APLL)和数字PLL (DPLL)。了解这些差异有助于进行设计权衡,从而最大限度地降低电源和其它高噪声开关器件等外部电路引起的噪声和抖动。原创 2023-10-21 12:42:47 · 1537 阅读 · 0 评论 -
高速DSP系统设计参考指南(一)高速DSP设计面临的挑战
DSP芯片,也称数字信号处理器,是一种具有特殊结构的微处理器。DSP芯片的内部采用程序和数据分开的哈佛结构,具有专门的硬件乘法器,广泛采用流水线操作,提供特殊的DSP指令,可以用来快速地实现各种数字信号处理算法。DSP芯片型号多种多样,分类也有很多种方法。按基础特性分为静态DSR芯片和一致性DSP芯片;按用途分为通用DSP芯片和专用DSP芯片;按DSP芯片处理的数据格式分为定点DSP芯片和浮点DSP芯片。原创 2023-09-17 12:30:52 · 729 阅读 · 0 评论 -
高速DSP系统设计参考指南(二)传输线(TL)效应
传输线(TL)效应是高速 DSP 系统中噪声问题的最常见原因之一。跟踪何时成为Tls,TLs如何影响系统性能?经验法则是,当走线上的信号上升时间(Tr)小于传播延迟(Tp)的两倍时,这些走线就成为TLs。例如,如果从源到负载的延迟为2nS,那么任何上升时间小于4mS 的信号都成为TL。这种情况下,需要端接以保证反射引起的过冲和欠冲最小。过多的TL 反射会导致电磁干扰和随机逻辑或 DSP 错误触发。由于这些影响,设计可能无法获得FCC 认证,或者无法在所有工作条件下充分发挥作用,例如高温或过压条件。原创 2023-09-17 13:07:14 · 265 阅读 · 0 评论 -
高速接口PCB布局指南(二)通用高速信号布线
tips:资料主要来自网络,仅供学习使用。原创 2024-02-05 18:43:55 · 1284 阅读 · 0 评论 -
高速接口PCB布局指南(一)高速信号接口概述
高速信号接口是指用于传输高速数据的接口,通常用于连接不同设备或系统之间的数据传输。它可以在电子设备、通信系统、计算机网络等领域中使用。高速信号接口的设计考虑了数据传输的速度、可靠性和稳定性。它通常采用差分信号传输方式,即使用两个相互反向的信号线来传输数据,以提高抗干扰能力和传输速率。PCIeminiPCIeM.2/NGFFSFP系列OCP2/OCP3CPCIM8/M12总之,高速信号接口是一种用于传输高速数据的接口,它在各个领域中起到了连接和传输数据的重要作用。原创 2024-02-05 18:13:37 · 1376 阅读 · 0 评论