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实战学习FPGA
文章平均质量分 79
竖条你要听话
这个作者很懒,什么都没留下…
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最清楚的建立时间和保持时间的讲解
我看过最清楚的保持时间和建立时间的讲解转载 2022-08-13 15:47:33 · 211 阅读 · 1 评论 -
define, parameter, localparam, specparam, defpara用法简析
若直接在module中通过localparam或者parameter进行参数定义的话,会带来两个问题:代码长度增加,不够美观;不利于参数和代码修改;用一个指定的标识符(即名字) 来代表一个字符串,它的一般形式为: ` define 标识符(宏名) 字符串(宏内容) 如: ` define signal string它的作用是指定用标识符signal来代替string这个字符串,在编译预处理时,把程序中在该命令以后所有的signal都替换成string。...原创 2022-08-13 14:51:39 · 3423 阅读 · 0 评论 -
牛客网verilog练习
奇偶校验大小端转换综合和不可综合原创 2022-08-13 09:59:10 · 384 阅读 · 0 评论 -
task(任务)和function(函数)的学习
task和fuction的学习原创 2022-08-12 23:50:52 · 2348 阅读 · 1 评论 -
快时钟到慢时钟的同步问题
快时钟到慢时钟的同步问题原创 2022-08-12 16:47:50 · 1750 阅读 · 1 评论 -
Verilog中unsigned与signed加法结果的比较
Verilog中unsigned与signed加法结果的比较原创 2022-07-13 17:39:43 · 2514 阅读 · 0 评论 -
报纸售卖机的投币器的实现
报纸售卖机的投币机原创 2022-07-12 18:58:25 · 877 阅读 · 0 评论 -
Verilog编程需要注意的点
学习《FPGA之道》的积累日常原创 2022-07-06 20:09:09 · 820 阅读 · 0 评论 -
任意奇偶分频器+任意小数分频
构建任意N的奇偶分频器原创 2022-06-16 00:55:49 · 1159 阅读 · 0 评论 -
Verilog中generate的使用(转载)
转载学习 常用generate语句做三件事情。 一个是用来构造循环结构,generate-for,用来多次实例,其中生成的实例可以是多个类型(1)模块;(2)用户定义原语;(3)门级语句;(4)连续赋值语句;(5)initial和always。 一个是构造条件generate结构,用来在多个块之间最多选择一个代码块,条件generate结构包含if–generate结构和case–generate形式。还有一个是用来断言 其中关键字generate-endgenerate用来指定原创 2022-02-09 10:07:39 · 7191 阅读 · 0 评论 -
跨时钟域-亚稳态
什么是亚稳态? 百度百科给出的解释:亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当触发器进入亚稳态时,对于该单元的输出无法预测,且无用的输出电平会沿着信号通道在各级触发器级联式传播 只要系统中有异步元件,亚稳态就是无法避免的,亚稳态通常发生在异步信号检测,跨时钟域信号传输以及复位信号电路(异步复位信号,)等设计中。产生亚稳态后,触发器的输出端Q在稳定下来之前可能是毛刺、振荡、固定的某一电压值,所以降低亚稳态发生的概率成为了FPGA设计中需要重视的一个注意事项。从理论分析上解释原创 2022-05-08 20:17:02 · 1009 阅读 · 0 评论 -
FIFO实战学习-同步FIFO/异步FIFO-格雷码
目录FIFO同步FIFO【代码设计】【Testbech】【行为仿真】FIFO 首先声明我的这篇更多的是学习,参考了大佬的文章。 FIFO 的英文全称是 First In First Out,即先进先出。 FPGA 使用的 FIFO 一般指的是对数据的存储具有先进先出特性的一个缓存器,常被用于数据的缓存,或者高速异步数据的交互也即所谓的跨时钟域信号传递。它与 FPGA 内部的 RAM 和 ROM 的区别是没有外部读写地址线,采取顺序写入数据,顺序读出数据的方式,使用起来简单方便,由此带来的缺点就是不原创 2022-04-26 11:16:23 · 4137 阅读 · 4 评论