数字电路逻辑与设计实验五 三态输出触发器及锁存器

• 实验目的和要求

实验目的：

1、掌握三态触发器和锁存器的功能及使用方法。

2、学会用三态触发器和锁存器构成功能电路。

实验要求：

1、掌握触发器及锁存器集成芯片的使用方法。

2、学会分析三态触发器及锁存器构成的电路功能。

• 实验环境

数字电路实验箱

• 实验内容与过程

1. 锁存器功能及应用

图为 74LS75 四 D 锁存器，每两个 D 锁存器由一个锁存信号 G 控制，当 G 为高

电平时，输出 Q 随输入端 D 信号的状态变化；当 G 由高变为低时，Q 锁存在 G 端由高变低前 Q 的电平上。

（1）验证图 5.3 锁存器功能，并列出功能状态表。

（2）用 74LS75 组成数据锁存器。

按图接线，1D～4D 接逻辑开关作为数据输入端，G1-2 和 G3-4 接到一起作为锁

存选通信号 ST，1Q~4Q 分别接到 7 段译码器的 A~D 端，数据输出由数码管显示。

设逻辑电平 H 为‘1’，L 为‘0’

ST=1，输入 0001，0011，0111，观察数码管显示。

ST=0，输入不同数据，观察输出变化。

2. 三态输出触发器功能及应用

验证4043 为三态 R-S 触发器，其包含有4个R-S 触发器单元，输出端均用 CMOS 传输门对输出状态施加控制。当传输门截止时，电路输出呈“三态”，即高阻状态。管脚排列见图。

（1）三态输出 R-S 触发器功能测试 验证 R-S 触发器功能，并列出功能表。

注意：（a）不用的输入端必须接地，输出端可悬空。

（b）注意判别高阻状态，参考方法：输出端为高阻状态时用万用表电压档测量电压为零，用电阻档测量电阻为无穷大。

（2）用三态触发器 4043 构成总线数据锁存器

图是用 4043 和一个四 2 输入端与非门 4081（数据选通器）及一片 4069（做缓

冲器）构成的总线数据锁存器。

1. 分析电路的工作原理。（ST为选通器，R为复位端，EN为三态功能控制端）。

答：当ST为低电平时，输入端A的数据可以被锁存到三态触发器4043中，并且在EN为高电平时，通过Q输出到总线上。当ST为高电平时，输入端A的数据不会经过锁存器，保持原来的状态。复位端R可以将输出Q复位为低电平。三态功能控制端EN可以控制输出Q的有效与无效状态。

1. 写出输出端 Q 与输入端 A、控制端 ST、EN 的逻辑关系。

答：Q = (EN ∙ (¬ ST) ∙ A) + (R ∙ (¬ ST))

（C）按图接线，测试电路功能，验证（1）的分析。

注意：4043 的 R 和 EN 端不能悬空，可接到逻辑开关上。

• 实验结果与分析

1. 整理实验数据并填表。

1.1 验证D锁存器的功能并列出功能状态表

E	D	Q	Q	功能
0	X	不变	不变	保持
1	0	0	1	置0
1	1	1	0	置1

1.2数据锁存器在ST输入不同数据的观测表格

ST	4D	3D	2D	1D	显示值
1	0	0	1	1	3
	0	1	1	0	6
	1	0	0	1	9
0	0	0	0	0	0

1.3验证R-S三态触发器的功能并列出功能状态表

EN	R	S	Q	电压	电阻
0	X	X	无效	不确定	不确定
1	1	0	1	低电平	低电阻
	0	1	0	高电平	低电阻
	0	0	三态	高阻	高阻
	1	1	无效	不确定	不确定

2.输出端 Q 与输入端 A 的相位是否一致？如果想使输出端与输入端完全一致，应如何改动电路?

1. 答：当锁存器处于锁存状态时，输出端Q会保持与输入端A的值一致。
2. 如果想使输出端与输入端完全一致，可以将将锁存器的使能端（EN）连接到一个逻辑门（如与门）的一个输入端，该逻辑门的另一个输入端可以由其他信号控制。再将锁存器的时钟端（CLK）连接到一个逻辑门（如非门）的输出端。将上述逻辑门的输入端与第2步中的逻辑门的输出端相连。
3. 3.如果将输入端 A 接不同频率脉冲信号，输出结果如何？试试看。

输入端A接入不同频率的脉冲信号时，输出结果取决于锁存器的工作速度和输入脉冲信号的频率。在锁存器能够正常处理输入脉冲的范围内，输出端Q将反映输入信号的变化。然而，如果输入脉冲频率超出锁存器的处理能力，输出结果可能会出现错误或丢失。

4.总结三态输出触发器的特点。

1. 多态输出：三态输出触发器具有多态输出能力，即输出可以处于三种状态之一： 高电平（逻辑1）、低电平（逻辑0）或高阻态（高阻抗状态）。
2. 输出控制：三态输出触发器通过一个使能信号（EN）来控制输出的状态。当使能信号为高电平时，输出处于逻辑高或逻辑低状态，可以连接到其他电路中。当使能信号为低电平时，输出处于高阻态，相当于在输出引脚上断开了连接，不对外提供任何电平。
3. 总线共享：三态输出触发器常用于数据总线或信号总线上，可以实现多个电路或器件共享同一根总线。通过使能信号的控制，只有一个触发器的输出处于逻辑高或逻辑低状态，而其他触发器的输出处于高阻态，避免了输出冲突和干扰。
4. 数据传输：三态输出触发器可以用于数据传输和数据共享。当使能信号为高电平时，数据可以从输入端传输到输出端。当使能信号为低电平时，输入端的数据不会影响输出端，输出处于高阻态，实现数据的隔离和保护。
5. 电路设计灵活性：使用三态输出触发器可以简化电路设计，减少电路复杂性。它们允许多个电路或器件在同一总线上进行通信，通过使能信号的控制，实现数据的选择性传输和共享。

5.整理并画出 CD4043 和 74LS75 的逻辑功能表。

74LS75
E	D	Q	Q
0	1	0	1
1	1	1	0
X	0	Q0	Q0
CD4043
E	R	S	Q
0	X	X	开路
1	0	0	无连接
1	0	1	1
1	1	0	0
1	1	1	不确定

6.比较两个锁存器的异同，总结锁存器的组成、功能及应用。

74LS75四D锁存器 CD4043三态锁存触发器	相同点	两个锁存器都是用于存储和保持数据的数字电路元件。
		两个锁存器都具有多个输入引脚和一个输出引脚。
		输入引脚用于控制存储数据的写入和保持状态。
		输出引脚提供存储的数据值。
	不同点	锁存器类型	74LS75是一个四D锁存器，可以同时存储和保持四个输入数据。
			CD4043是一个三态锁存触发器，可以同时存储和保持三个输入数据。
		输入控制方式	74LS75的输入控制方式是时钟信号和使能信号。时钟信号用于控制数据的传输和保持，而使能信号用于使锁存器处于可写入状态或保持状态。
			CD4043的输入控制方式是使能信号和控制信号。使能信号用于使锁存器处于可写入状态或保持状态，而控制信号用于选择数据输入端口或输出端口。
		输出特性	74LS75的输出是直接输出，即输出引脚上的数据可以直接用于连接到其他电路。
			CD4043的输出是通过三态门实现的，即输出引脚上的数据可以通过使能信号控制是否输出到连接的电路中。
		包装类型	74LS75是一个逻辑IC芯片，通常以DIP（双列直插封装）形式提供。
			CD4043也是一个逻辑IC芯片，通常以DIP或SOIC（小尺寸直插封装）形式提供。

锁存器在数字电路中扮演着重要的角色，用于存储和保持数据，支持各种应用，如寄存器、计数器、存储器和状态存储器等。它们是构建复杂数字系统的关键组件，并广泛应用于计算机、通信、控制系统和其他数字电路应用中。

组成：

锁存器通常由触发器和逻辑门组成。触发器是锁存器的基本构建块，可以是D触发器、JK触发器、SR触发器等。逻辑门用于控制和操作触发器的输入和输出。

功能：

锁存器的主要功能是存储和保持数据，在时钟信号或特定条件下接受输入数据，并将其保持在输出端，直到接收到下一个触发信号或条件满足。锁存器的功能可以根据不同类型的触发器进行扩展，例如实现计数器、寄存器、状态存储器等。

应用：

寄存器：锁存器可用于构建寄存器，用于存储多个比特的数据。寄存器广泛应用于计算机系统和数字信号处理中，用于存储、传输和处理数据。

计数器：通过适当的连接和控制，锁存器可以组成计数器电路，用于计数和计量任务，如时钟频率分频、定时器等。

存储器：锁存器可以用于构建存储器单元，用于存储和检索大量数据。常见的存储器类型包括静态随机存取存储器（SRAM）和动态随机存取存储器（DRAM）。

状态存储器：锁存器可以用于存储和更新系统或电路的状态信息。在数字系统中，状态存储器用于存储控制信号和状态标志，用于控制系统的操作和判断。

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