国产化1G VPX采集系统

1 硬件规格

 双路16bit，1GSPS模拟信号采样，型号为CBM94AD67-250；
 支持8路数字信号采样，采样率为100MSPS；
 支持外部参考时钟输入；
 支持外部触发信号输入；
 模拟通道耦合方式支持AC耦合，DC耦合，可配置；
 模拟前端支持单端输入，具有PGA功能，输入信号范围为100mV~10V；
 板载高精度采集时钟发生单元，由LMX2581和功分器组成；
 采用双FMC接口，支持LVDS传输；
 支持波形触发（匹配点数512 Sample）；支持模拟通道和数字通道边沿触发，包括上升沿、下降沿触发；
 支持USB3.0，千兆以太网，Python3 API接口；
 FPGA载板尺寸：233.35mm x 160mm；模拟子卡尺寸：189mm x 87mm；CPU板尺寸：233.35mm x 160mm。

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2、硬件框图

系统主要由四块板卡组成：FPGA载板，模拟前端子板，CPU板以及VPX背板。由系统框图可以看出，模拟前端子板通过两个FMC连接器安装在FPGA载板上。FPGA载板和CPU板通过VPX背板相连。采集的数据流如框图所示。

模拟子卡框图

从模拟子卡框图可以看出，其主要组成包括模拟信号采样电路，时钟产生电路，触发及数字信号采样电路，对外接口包括模拟射频头连接器，外部参考时钟射频头连接器，数字信号J30J连接器以及和载板相连的2个FMC HPC连接器。

FPGA载板采用已国产化的产品，其框图如下图所示

从FPGA载板框图可以看出，其主要组成包括FPGA及其所需的Flash存储器和数据缓存DDR3存储器，时钟电路。对外接口包括2个FMC HPC连接器，VPX连接器（主要用到P0和P1）。
CPU板采用已国产化的板卡（飞腾VPX-FT6281），支持USB3.0接口和 千兆以太网口。其框图如下图所示。
CPU处理板框图

背板的布局如下图所示

从背板布局图可以看出，CPU板插入SLOT3槽位，FPGA载板插入SLOT1槽位，CPU板通过P2端口的PCIe总线和FPGA载板的P1端口的PCIe总线进行通信。

3 硬件功能的简要描述

3.1 硬件整体描述
这是一款高分辨率、高采样率的国产化示波器采集卡。其ADC、FPGA关键器件国产化率达到100%，元器件种类国产化率大于90%。它可提供2路16位，1GSPS采样率的 A/D通道，同时提供8路数字信号采样通道。本卡是基于国产的高性能模数转换芯片而设计的国产化产品。支持外部模拟通道触发输入；时钟模式支持内部参考时钟、外部参考时钟等多种模式。
采集到的模拟和数字数据，通过USB3.0或者千兆网接口传给上位机，进行存储分析。
主要芯片为1片FPGA器件采用国产国微电子的JSMQ7VX690TFFG1761，可以替代XC7VX690T-2FFG1761I（Xilinx公司）。ADC芯片为芯佰微电子的CBM94AD67-250，分辨率达到16bit，最高采样率为250MHz。兼容AD9467（ADI公司）。DDR3总容量为4GByte，型号为国产紫光公司的 SCB13H8G162BF-13KI。
为了实现国产化的要求，并利用已有的成果，示波器采集卡整体采用VPX机箱架构实现。
3.2 FPGA载板功能电路描述
3.2.1 FPGA系统资源
本板卡FPGA器件采用国产国微电子的JSMQ7VX690TFFG1761，可以替代XC7VX690T-2FFG1761I（Xilinx公司）。芯片内部可编程资源非常丰富，可实现高性能数字信号处理、大容量的逻辑运算等应用，具有高带宽的数据吞吐能力，是当前国内最先进的国产FPGA器件之一。
JSMQ7VX690TFFG1761的资源情况如下表所示：

3.2.2 SPI Flash存储器
JSMQ7VX690TFFG1761搭配1片Quad SPI Flash，总容量为256Mbit，用来存储FPGA的配置程序。它们在板卡上的元件位号是U56。芯片的具体信息如下：
 元件型号：SM25QU256MX
 供电电压：1.8V
 数据宽度：4bit
 数据率：依靠Single、Dual和Quad模式和CLK速率。

QSPI Flash连接到JSMQ7VX690TFFG1761的Bank0对应的IO管脚上。下图为QSPI Flash在原理图中的部分。

3.2.3 FPGA DDR3设计
系统要求的模拟通道采样深度为1G Sample，支持2路共享。ADC模数转换器一次采样为16bit，即2Byte，1G采样对应的存储容量为2G Byte,两路采样对应的存储容量为4G Byte。数字通道存储深度为256M Sample，一次采样为1bit，8路数字通道总计要求256M Byte。为了同时满足模拟信号采样存储和数字信号采样存储，整个系统采用8G Byte存储容量，选用合适的地址分配策略，可以实现2路模拟信号和8路数字信号的存储共享。
本板卡的FPGA（JSMQ7VX690TFFG1761）的高速缓存采用两组64bit DDR3颗粒实现，每一组容量为4G Byte，用于对采集和传输的数据进行高速缓存，器件具体信息如下：
 元件型号：SCB13H8G162BF-13KI
 单片容量：1GB
 供电电压：1.5V
 数据宽度：16bits
 数据速率：1600MT/s
DDR3的硬件设计需要考虑信号完整性，在电路设计和PCB设计的时候已经充分考虑了匹配电阻/ 终端电阻，走线阻抗控制，走线等长控制，保证DDR3的高速稳定的工作。
JSMQ7VX690TFFG1761第一组DDR3控制器连接4片16bit的DDR3颗粒，DDR3的参考电平采用外部的0.75V，第一组DDR3的硬件连接方式如下图所示。
第一组DDR3 DRAM原理图部分

JSMQ7VX690TFFG1761第二组DDR3控制器连接4片16bit的DDR3颗粒，DDR3的参考电平采用外部的0.75V，第二组DDR3的硬件连接方式如下图所示。
第二组DDR3 DRAM原理图部分

3.2.4 FMC HPC连接器
1） 用户自定义差分对信号
本载板的FMC采用了2个HPC连接器。HPC连接器最多能够支持80对LVDS（160根单端信号）。电平可以根据用户需求进行自定义。设计速度最大能够达到1Gbit/s。80对LVDS分别从属于以下3个块（Bank），具体如下：
 BANK LA：34对LVDS，其中包含4对时钟信号（CC）；
 BANK HA：24对LVDS，其中包含3对时钟信号；
 BANK HB：22对LVDS，其中包含3对时钟信号；
 CLK0/1_M2C_P/N：子板给载板的2对时钟信号；
 CLK2/3_BIDIR_P/N：子板与载板之间的2对时钟信号，方向由CLK_DIR确定；
2） GBT高速传输信号
吉比特接口信号引脚有20对，能够传输10组差分输入输出信号，其峰值电平不能超过1V，设计速度最大能够达到10Gbit/s。
 DP[0~9]_M2C_P/N：10对子卡到本模块的高速信号；
 DP[0~9]_C2M_P/N：10对本模块到子卡的高速信号；
 GBTCLK0/1_M2C_P/N：子卡提供给本模块的2对GBT时钟信号；
3） 其他功能信号
 GA[0~1]：提供模块位置，便于IIC通道选择；
 TCK/TMS/TDI/TDO：JTAG信号；
 PRSNT_M2C_L：判断FMC子卡是否存在；
 SCL/SDA：本模块为子卡提供的IIC总线；
 CLK_DIR：子板与载板之间的2对时钟信号CLK2/3_BIDIR_P/N的传输方向选择；
 PG_M2C和PG_C2M：Power Good信号，可不用
 RES0：保留信号，不进行连接；

4、技术规格参数