Memory ordering - 内存屏障

CPU缓存会导致两个关于内存的并发问题：

1. 可见性
2. 有序性

可见性描述的是多个线程的问题，一个线程修改变量之后，另一个线程却无法查看变量最新值的问题。

有序性描述的是一个线程的问题，一个线程内的读写操作发生了重排序。但是这个现象一定是通过另外一个线程观察到的，因为对于同一个线程具有as-if-serial的性质。

有序性问题可分为两大类：

1. 编译重排序和CPU指令并行执行重排序：指令的执行顺序在物理时间上发生了真正意义上的的重排序，即代码上位于后面的指令，却先执行了。
2. CPU读写缓冲区重排序：指令的执行顺序在物理时间上还是按照代码的顺序执行，但是由于CPU的Store buffer和Invalid Queue，另一个线程观察到的变量读写顺序发生了颠倒。这本质上是由于可见性导致的问题，即变量的修改不能立即全局可见。

为了解决可见性以及有序性的问题，引入了优化屏障 (Optimization Barrier)和内存屏障 (Memory Barrier)。

优化屏障 (Optimization Barrier)：避免编译器的重排序优化操作

内存屏障 (Memory Barrier)：（1）避免CPU指令执行时的重排序.（2）解决可见性问题，从而避免CPU读写缓冲区导致的重排序。

所以内存屏障同时解决了可见性以及有序性的问题。

参考：

https://www.0xffffff.org/2017/02/21/40-atomic-variable-mutex-and-memory-barrier

https://zhuanlan.zhihu.com/p/125549632

https://zhuanlan.zhihu.com/p/66085562