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级联BCD计数器设计与仿真(模10)
//级联BCD计数器设计与仿真module cy4(Cin,CLK,Rst_n,Cout,q);input Cin;//计数基准时钟input CLK;//计数器进位输入input Rst_n;//系统复位output q;//技术值输出output Cout;//计数器进位输出wire Cout0,Cout1;wire[3:0]q0,q1,q2;wire[11:0] q;as...原创 2018-10-11 14:55:33 · 954 阅读 · 0 评论 -
Verilog模块编程要点
(1)时序电路建模时,用非阻塞赋值。(2)锁存器电路建模时,用非阻塞赋值。(3)用always块建立组合逻辑模型时,用阻塞赋值。(4)在同一个always块中建立时序和组合逻辑电路时,用阻塞赋值。(5)在同一个always块中不要既用非阻塞赋值又用阻塞赋值(6)不要在一个以上的always中为同一个变量赋值(7)用$strobe系统任务来显示用非阻塞赋值的变量值(8)在赋值时不要使用...转载 2018-10-04 19:52:54 · 355 阅读 · 0 评论 -
序列检测器(检测"10010序列")
IDLE为初始状态,A代表第一个状态"1",B代表第二个状态"10",C代表第三个状态"100",D代表第四个状态"1001",E代表要输出的状态"10010",G和F代表多余的状态分别为"1000"和"10001"。module cy4( clk,rst_b,In,Y);input clk,rst_b,In;output Y;reg[2:0]current_原创 2018-10-06 09:25:30 · 30220 阅读 · 7 评论 -
I^2C总线简介
总共有五种工作状态:A:总线非忙状态该状态时数据线(SDA)和时钟线(SCL)都保持高电平。B:启动状态当时钟线(SCL)为高电平状态时,数据线(SDA)由高电平变为低电平的下降沿被认为是"启动"信号。C:停止状态当时钟线(SCL)为高电平状态时,数据线(SDA)由低电平变为高电平的下降沿被认为是"停止"信号。D:数据有效状态在出现"启动"信号后,在时钟线(SCL)为高电平状态时,...原创 2018-10-07 20:44:30 · 4502 阅读 · 0 评论 -
fifo结构及其代码
本文引用自Suinchang《关于ALTERA提供的FIFO核使用原理》ALTERA提供了LPM_FIFO参数宏模块,可以在代码中例化使用。FIFO有两种工作模式:(1)SCFIFO,(2)DCFIFO其中SCFIFO指读写用一个时钟进行同步,可以支持同时读写的功能。其中DCFIFO指读写使用不同的时钟进行同步,这在设计多时钟系统中相当有用,可用于不同时钟同步信号之间的同步调整。...转载 2018-11-04 21:31:55 · 2385 阅读 · 0 评论 -
SDRAM总结
1.Precharge与Refresh的区别?plj:两者都是对存储单元的电容进行充电、回写。但差异在于: Precharge是对(一个或所有Bank)的所有工作行(active row)操作,并且是随机的,被操作工作行的地址在各Bank中不一相同。Refresh是对所有行依次操作,且是有固定周期的,被操作行在各Bank中均相同。2.AutoRefresh与SelfRefresh的区别?...转载 2019-03-05 21:38:21 · 1005 阅读 · 0 评论