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RSS订阅原创 简化RISC_CPU设计
一、什么是CPU？CPU 即中央处理单元的英文缩写，它是计算机的核心部件。计算机进行信息处理可分为两个步骤：将数据和程序（即指令序列）输入到计算机的存储器中。从第一条指令的地址起开始执行该程序，得到所需结果，结束运行。CPU的作用是协调并控制计算机的各个部件执行程序的指令序列，使其有条不紊地进行。因此它必须具有以下基本功能：取指令：当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。 分析指令：即指令译码。是...
2021-11-22 21:20:34
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转载 异步FIFO实现
异步时钟可以在两个不同的时钟系统之间快速而方便的传输数据，是一种先进先出的数据缓存器，与普通的存储器区别是没有外部独写地址线，使用起来非常简单，但缺点就是只能顺序的写入数据，顺序的读出数据，其数据地址由内部的读写指针自动完成，不能像普通存储器通过地址线来进行读取指定地址的数据；对于不同位宽的数据接口也可以使用FIFO，以达到数据匹配的目的；FIFO的分类同步FIFO：是指的读时钟和写时钟是同一个时钟，在时钟沿到来时同时发生读写操作；异步FIFO：是指的读写时钟不一致，读写时钟之间是相互独立的；.
2021-11-14 15:04:14
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转载 ASIC&FPGA设计流程
ASIC设计流程：前端设计+后端设计（与工艺相关）前端设计：RTL级代码----功能仿真----逻辑综合----等价性检查，形式验证----静态时序分析----后端设计：布局规划—布局布线----版图物理验证（包括LVS和DRC等）----流片RTL级代码：使用verilog语言进行描述我们想要实现的电路功能功能仿真：检查代码有没有语法问题或者实现的功能和我们预计设计的是否相同逻辑综合：把代码语言描述的模块转化成包含与，或，非，寄存器等基本的逻辑单元的网表形式验证：从功能上，对综合后的网
2021-11-13 22:41:19
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原创 ZYNQ&FPGA 频率计实验
频率测量原理周期测量法：先测出被测信号的周期T，然后根据频率f=1/T求出被测信号的频率。（适用于被测时钟频率低）频率测量法：在时间t内对被测信号的脉冲数N进行技术，然后求出单位时间内的脉冲数，即为被测信号的频率。（适用于被测时钟频率高）上述两个方法会有被测信号与基准信号不能完全对应的情况，会产生基准误差。本次实验：等精度测量，闸门时间由被测时钟决定。clk_fx：被测时钟clk_fs：基准时钟在闸门内，数cnt：gate一半是整数倍的clk_fxfx_cnt*.
2021-11-10 20:43:30
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原创 ZYNQ&FPGA RTC时钟实验
简介正点原子板载PCF8563,黑金板载DS1302.PCF8563:可编程输出时钟，中断OSCI OSCO：无源晶振引脚OSCILLATOR：晶振DIVIDER：分频WATCH DOG：看门狗，出现异常报警，复位等CONTROL：状态。00 01 选择芯片控制类型TIME：时间显示控制ALARM FUNCTION：闹钟功能TIMER FUNCTION:定时器TEST，STOP：需要编辑的位N：低电平X：随意BCD码没有特别表明，那就是..
2021-11-10 20:13:58
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原创 ZYNQ&FPGA EEPROM读写测试实验
EEPROM简介EEPROM (E2PROM，Electrically Erasable Progammable Read Only Memory)即电可擦除可编程只读存储器，是一种常用的非易失性存储器。不同厂家的产品，相同厂家不同型号、系列的产品，它们的寿命也不尽相同，100万次为常见主流产品。黑金开发板板载的是低电压版的224LC04：IIC通信协议IIC (I2C，Inter－Integrated Circuit)即集成电路总线，是一种两线式串行总线，由PHILIPS公司开发用于.
2021-11-08 22:53:12
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原创 ZYNQ&FPGA LCD彩条显示实验（未完成）
简介LCD（Liquid Crystal Display）：液晶显示器。像素（Pixel）：像素是指由图像的小方格组成的，这些小方块都有一个明确的位置和被分配的色彩数值，小方格颜色和位置就决定该图像所呈现出来的样子。彩色LED点阵：分辨率（Resolution）：是屏幕图像的精密度，是指显示器所能显示的像素有多少。常见的分辨率有720P（1280*720）、1080P（1920*1080）、2K（2048*1080）和4K（4096*2160）等，720P指行数。像素格式（.
2021-11-07 18:20:05
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原创 ZYNQ&FPGA RS485通信实验（未完成）
RS485：一个定义平衡数字多点系统中的驱动器和接收器的电气特性的标准，该标准由电信行业协会和电子工业联盟定义。使用该标准的数字通信网络能在远距离条件下以及电子噪声大的环境下有效传输信号。RS-485使得连接本地网络以及多支路通信链路的配置成为可能。SP3485电压转换芯片：左侧：FPGA RO(receive out接收输出端):TX DI(driver input接收端):RX RE非...
2021-11-07 16:45:13
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原创 ZYNQ&FPGA 串口通信实验
实验任务上位机通过串口将数据发送给开发板，开发板通过串口把数据送回上位机。TX→RX为串行通信，在FPGA内部接收到发送为并行数据。协议层：数据位为8位，停止位为1位，无校验位波特率为115200bps目的：将上图中数据转换为并行数据并给出标志信号。串口接收过程示意图：uart_rxd接收完成会得到uart_done的8位并行信号；接收完成后uart_done会持续一个波特率周期的高电平，表示下方的并行信号为有效数据;start_flag为串口接收过...
2021-11-06 23:22:26
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原创 ZYNQ&FPGA 串口通信原理
串行通信基础知识u处理器与外部设备通信的两种方式：并行通信与串行通信并行通信是指数据的各个位用多条数据线同时进行传输 ：优点：传输速度快缺点：占用引脚资源多串行通信是将数据分成一位一位的形式在一条传输线上逐个传输：优点：通信线路简单、占用引脚资源少缺点：传输速度慢串行通信的通信方式：同步通信和异步通信同步通信：带时钟同步信号的数据传输；发送方和接收方在同一时钟的控制下，同步传输数据。异步通信：不带时钟同步信号的数.
2021-11-06 16:11:35
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原创 ZYNQ&FPGA FIFO IP核实验
FIFO简介FIFO的英文全称是First In First Out，即先进先出。FPGA使用的FIFO一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存，或者高速异步数据的交互也即所谓的跨时钟域信号传递。它与FPGA内部的RAM和ROM的区别是没有外部读写地址线，采取顺序写入数据，顺序读出数据的方式，使用起来简单方便，由此带来的缺点就是不能像RAM和ROM那样可以由地址线决定读取或写入某个指定的地址。同步FIFO：指读时钟和写时钟为同一个时钟，在时钟沿来临时同时发生
2021-11-06 13:55:58
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原创 ZYNQ&FPGA RAM IP核实验
RAM IP核介绍RAM的英文全称是Random Access Memory，即随机存取存储器，它可以随时把数据写入任一指定地址的存储单元，也可以随时从任一指定地址中读出数据，其读写速度是由时钟频率决定的。RAM主要用来存放程序及程序执行过程中产生的中间数据、运算结果等。读写时钟独立；每个端口都可以配置成总量为36k的单片RAM；相邻RAM能合在一起使用；单端口：只有一个端口，读写数据不能同时进行，共用数据通道。伪双端口：拥有两个数据通道，一个用来写一个用来读。真双.
2021-11-03 22:11:46
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原创 ZYNQ&FPGA 时钟IP核（MMCM PLL）实验
时钟资源简介：7系列的FPGA使用了专用的全局(Global)和区域(Regional)时钟资源来管理和设计不同的时钟需求。Clock Management Tiles(CMT)提供了时钟合成(Clock frequency synthesis)，倾斜矫正(deskew)，过滤抖动(jitter filtering)功能。一个CMT包括一个MMCM和一个PLL。7系列FPGA高层次时钟结构视图：Clock Region：区域时钟Clock Backbone：全局时钟线主干道，将FPG
2021-11-03 21:22:57
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原创 ZYNQ&FPGA_呼吸灯实验
呼吸灯实验一个比较重要的知识点就是PWM，PWM调节LED的亮度。PWM还不熟悉的同学们可以去补习一下，由于博主之前是做PWM变频器的，对这方面稍微熟悉一点，于是就不写PWM相关内容了。系统框图：代码：`timescale 1ns / 1psmodule pwm_led( input clk, input rst_n, output led ); reg[15:0] period_cnt;// 周期计数器，1KHZ = 1ms = 100 000.
2021-11-01 22:11:21
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原创 ZYNQ_按键控制LED
按键控制赛灵思7Z010 PL端口4个用户LED，LED1-4接口分别为M14,M15,K16,J16。 4个用户按键KEY1-4接口分别为N15,N16,T17,R17。LED接口低电平时LED亮，按键按下其接口为低电平。实验目标：1.无按键按下时，4个LED全亮；2.KEY1按下时，LED1234同时闪烁；3.KEY2按下时，LED13与LED24交替闪烁；4.KEY3按下时，LED12与LED34交替闪烁；5.KEY4按下时，LED14与LED23交替闪烁；modul
2021-11-01 20:28:32
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原创 FPGA片内FIFO读写实验
FIFO存储器是系统的缓冲环节，如果没有FIFO存储器，整个系统就不可能正常工作，它主要有几方面的功能：1）对连续的数据流进行缓存，防止在进机和存储操作时丢失数据；2）数据集中起来进行进栈和存储，可避免频繁的总线操作，减轻CPU的负担；3）允许系统进行DMA操作，提高数据的传输速度。这是至关重要的一点，如果不采用DMA操作，数据传输将达不到传输要求，而且大大增加CPU的负担，无法同时完成数据的存储工作。针对FIFO里面用到的Ram同样vivado新建设计文件，搜索fifo IP核...
2021-10-31 17:45:31
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原创 FPGA片内RAM读写测试实验
RAM:随机存取存储器（英语：Random Access Memory，缩写：RAM）有深度（如0-511，共512个存储单元）每个存储单元都有16/32位数据。有clk，addr（地址），din（写入数据），EN（写使能）；dout（输出）等引脚。接下来新建一个vivado工程，进行ram的测试。在IP catalog里面搜索RAM，选择Block memory generator，赛灵思芯片自带的block ram。改名后选择Native，为普通引脚配置。（AXI4为总线配置）memory类
2021-10-31 13:52:08
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原创 Vivado下的PLL（锁相环）实验
学习Vivado的PLL IP核使用。zynq7000系列提供的晶振时钟源是有限的，为了得到分频或者倍频，学习使用PLL。CMT：clock management tiles：时钟管理单元。每个CMT包含一个混合时钟管理(MMCM)和一个锁相环。MMCM与锁相环最大的不同是它可以进行动态相位调整。CMT：MMCM：PLL:Vivado下的PLL实验：打开Vivado，新建工程，填上工程名，选择路径，选择芯片型号：左上角选择IP catalog,搜索clock...
2021-10-31 11:33:32
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原创 Vivado开发流程
Vivado开发流程打开软件→新建工程→设计输入→分析与综合→约束输入→设计实现→生成和下载比特流。约束输入：1.IO 2.时许Vivado安装好后有三个图标：Vivado，Vivado HLS, DocNav.vivado HLS：高层次综合工具，实现高级语言向RLT语言的转变。DocNav：文档导航器，可以搜索赛灵思官方文档，也可以去官网找。其中Vivado是我们要使用的软件。首先打开Vivado：上方为工具栏。...
2021-10-30 23:11:01
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原创 Verilog学习笔记（10）Modelsim仿真_串口指令处理
1.状态机代码设计与仿真1.1 串口指令处理器细化电路图 ：cmd_pro指令集格式：1.每次连续接受3个字节，第一字节为指令CMD，第二字节为操作数A，第三字节为操作数B；2.指令集如下：CMD 操作8’h0a A+B8’h0b A-B8’h0c A&B8’h0d A|B状态转换图：代...
2021-10-24 15:54:32
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原创 Verilog学习笔记（9）Modelsim仿真_串口数据发送
1.状态机代码设计与仿真1.1 串口数据发送1.TX为串口输出端口;2.rdy为空闲标志，字节发送时rdy为高;3.data_in为准备发送的字节;4.en_data_in为字节发送使能端口，高使能;5.发送波特率4800，系统时钟频率24MHz;状态规划：代码：//串口发送模块module UART_TXer( clk, res, data_in, .
2021-10-24 14:16:34
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原创 Verilog学习笔记（8）Modelsim仿真_串口数据接收
1.状态机代码设计与仿真1.1 串口数据接收1.串口发送端空闲时为高;2.发送端口拉低表示数据传送即将开始;3.字节数据低位先发;4.字节发送后拉高，表示字节传送结束;5.字节位宽可以部位8;常用波特率有4800、9600、115200等;1. RX为串口输入;2.data_out为接收到的串口字节（8位）;3.每接收完成一个字节，en_data_out就产生一个同步脉冲;4.用户见到en_data_out即可收数;5.波特率位4800，系统时钟频率2
2021-10-23 23:05:50
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原创 Verilog学习笔记（7）Modelsim仿真_三角波发生器
1.三角波发生器代码：module tri_gen( clk, res, d_out );inputendmodule
2021-10-23 21:14:58
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原创 Verilog学习笔记（6）Modelsim仿真_相邻16点累加
1. 时序逻辑代码设计和仿真1.1 相邻点累加_相邻16点相加输出data_in为采样信号syn_in为采样时钟data_in在syn_in上升沿变化，syn_in的频率比系统时钟频率低很多，对相邻16点相加得到data_out，并由syn_out同步，syn_out为一个系统时钟周期宽度的脉冲;输入信号data_in为8位带符号位的原码，输出data_out位补码。期望波形：syn_in_n1为采样时钟反向延时syn_pulse为采样脉冲尖，与采样数据同时变化...
2021-10-23 00:59:29
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原创 Verilog学习笔记（5）Modelsim仿真_秒计数器
1. 时序逻辑电路代码和仿真1.1 秒计数器代码：//秒计数器module s_counter( clk , res , s_num);input clk;input res;output[3:0] s_num;parameter frequncy_clk=24;//24MHz;reg[24:0] con_t;//秒脉冲分频计数器reg[] s_pulse;//秒脉冲尖reg[3:0]
2021-10-23 00:57:19
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原创 Verilog学习笔记（4）Modelsim仿真_计数器_伪随机码发生器
1. 时序逻辑代码设计和仿真1.1 计数器代码：module con( clk , res , y);input clk;input res;output[7:0] y;reg[7:0] y;//触发器，register。触发器定义成reg型变量wire[7:0] sum;//assign赋值，wire型变量assign sum=y+1;always@(posedge clk or negedge r.
2021-10-22 23:46:22
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原创 Verilog学习笔记（3）Modelsim仿真_补码转换_七段译码逻辑设计
1.组合逻辑代码设计和仿真1.1补码转换正数补码与原码相同;负数补码转换方法是符号位不变，幅度位按位取反加1;代码：//补码转换逻辑module comp_conv( a , a_comp);input[7:0] a;output[7:0] a_comp;wire[6:0] b;//按位取反的幅度位wire[7:0] y;//负数的补码assign b=~a[6:0]; assign
2021-10-21 21:09:24
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原创 Verilog学习笔记（2）Modelsim仿真_二选一逻辑_多路选择器
1.组合逻辑代码设计和方针1.1 二选一逻辑//二选一逻辑，y的值由sel决定：sel为0时，y的值为a与b；sel为1时y的值为ab异或module fn_sw( a , b , sel , y);input a;input b;input sel;output y;asssign y=sel?(a^b):(a&b); //"^"按位异或 A=010100，B=100010，则A^B=110110 //assign中的
2021-10-21 20:35:02
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原创 Verilog学习笔记（1）Modelsim仿真_反相器_与非门
1.Verilog设计流程代码设计→代码仿真→FPGA验证→ASIC实现2.基本逻辑门代码设计和仿真2.1 反相器代码：module inv ( A , Y );input A;output Y;assign Y=~A; //取反运算endmodule反相器Test bench:`timescale 1ns/10ps //1ns为时间单位，10ps的精度module inv_tb;reg aa;//定义输入wire yy;//
2021-10-20 23:29:36
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