FPGA based on Xilinx PYNQ
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荒唐的学习机
荒唐的日子
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lab02---综合RTL设计__Synthesizing a RTL Design
七月时候去了南京参加xilinx暑期学校,认识了很多可爱的伙伴,真诚不掺假的交流令我产生一种想法:技术的提升除了实践也要积极输出。 接下来会不定时按照暑期学校的‘课程与实验安排’更新尽量详细的实验流程,具体操作在每次实验的.md文档中,不再赘述。 目标 objectives 使用提供的XDC文件约束电路时序 优化设计 使用提供的基本时序约束综合设计 分析综合后的设计的输出 改变综合的设置并且...原创 2019-08-05 15:17:35 · 358 阅读 · 1 评论 -
lab01---超简单程序走通vivado设计流程__Vivado Desgin Flow
七月时候去了南京参加xilinx暑期学校,认识了很多可爱的伙伴,真诚不掺假的交流令我产生一种想法:技术的提升除了实践也要积极输出。 接下来会不定时按照暑期学校的‘课程与实验安排’更新尽量详细的实验流程,具体操作在每次实验的.md文档中,不再赘述。 目标objectives 创建vivado工程,所使用板子型号为PYNQ-Z2 使用XDC文件约束管脚1 使用vivado simulator...原创 2019-08-02 11:32:48 · 534 阅读 · 0 评论 -
lab04---使用IP库和IP集成__Using the IP Catalog and IP Integrator
博文内容依旧来自南京xilinx暑期培训,相关源码依然在github可查。 坚持输出,也是一种对自我的输入 IP核的使用在FPGA中举足轻重,以此为契机再次熟悉IP核在Vivado中的使用 目标Objectives 在项目中使用IP核 生成一个时钟IP并实例化进项目 使用IP Intergrator生成Block Design 实例化BD 生成比特流并硬件验证 设计 ...原创 2019-08-13 16:26:35 · 551 阅读 · 0 评论 -
lab03---实现设计__Implementing the Design
博文内容依旧来自南京xilinx暑期培训,相关源码依然在github可查。 我觉得自己三分钟热度,上一篇是8天前,也就是间隔了一个礼拜 最近看了一些刻意练习的书,在学习这条路上,大致分为三个阶段,第一个是认知,大概需要30小时可以入门某一专业,第二个是知识,大概需要300小时可以掌握,第三个是技能,大概需要1000小时成为该专业专家。 希望自己坚持学习FPGA,半年不动摇吧 ...原创 2019-08-13 10:26:15 · 154 阅读 · 0 评论 -
lab05---设计约束 Xilinx Design Constraints
依旧来自南京xilinx暑期学校内容 龟速更新,但其实除了节假日每天都有在看书与练习 积极的输出是为了更多的输入 目标Objectives 创建一个I/O 管脚项目 通过Device view,Package Pins tab,tcl command进入pin locations和IO standards 创建周期、输入setup和输出setup delays 进行时序分析 设计描述 在...原创 2019-08-22 16:22:27 · 204 阅读 · 0 评论