lab03---实现设计__Implementing the Design

博文内容依旧来自南京xilinx暑期培训，相关源码依然在github可查。
我觉得自己三分钟热度，上一篇是8天前，也就是间隔了一个礼拜
最近看了一些刻意练习的书，在学习这条路上，大致分为三个阶段，第一个是认知，大概需要30小时可以入门某一专业，第二个是知识，大概需要300小时可以掌握，第三个是技能，大概需要1000小时成为该专业专家。
希望自己坚持学习FPGA，半年不动摇吧

目标 Objectives

• 实现设计Implement¹

• 生成不同的报告并分析结果
• 运行静态时序分析STA
• 生成比特流在硬件上验证功能

步骤 Steps

• 使用lab2的工程，将其另存为lab3
• 创建新的综合synth_2,生成时序报告分析设计Sythesis
• 改变设计约束，将虚拟时钟周期改为8ns，重新综合设计并分析结果
• 实现设计Implement
• 生成bitstream
• 验证功能性

代码 Codes

步骤及相关源码：https://github.com/louisliuwei/FPGA-Design-Flow-using-Vivado/tree/master/source/lab2

闪光点flicker

• synthetic与implement的report不同
  在这步进行实现implement，发现与综合sythetic一样，都有报告时序，时钟，使用率，查看网表等。
  在report timing summary之后，感觉sythetic更偏向于未下板时对所设计电路的模拟，而implement更偏向于针对某个具体板子（比如PYNQ-Z2）上实现所设计电路的模拟。
• 虚拟时钟
  可以通过时序报告等设置虚拟时钟²的大小，关于虚拟时钟的概念在注释所指的网页中，虚拟时钟通常用于设定输入和输出的延迟约束，称为虚拟是因为这种时钟在物理上没有与设计中的任何网表对象相连。
• 使用SDK上的terminal进行串口的调试
  SDK中的内容暂时还不清楚是vivado生成（可能性极大）还是手写，待后续学习。

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1. ug904手册中详细解释了Implement：https://www.xilinx.com/support/documentation/sw_manuals/xilinx2019_1/ug904-vivado-implementation.pdf ↩︎

2. Vivado设计技巧：时钟约束：http://xilinx.eetrend.com/blog/2019/100018570.html ↩︎