lab05---设计约束 Xilinx Design Constraints

依旧来自南京xilinx暑期学校内容
龟速更新，但其实除了节假日每天都有在看书与练习
积极的输出是为了更多的输入

目标Objectives

• 创建一个I/O 管脚项目
• 通过Device view，Package Pins tab，tcl command进入pin locations和IO standards
• 创建周期、输入setup和输出setup delays
• 进行时序分析

设计描述

• 在此次设计中将使用由A9处理器控制的USB-UART，在PL设计中需要连接到USB-UART，所以首先需要使用GPIO的方式创建USB-UART连接。
• 在所提供的设计中将UART的RX与PS使用GPIO相连，处理器采样RX信号并发送到EMIO的0通道

步骤steps

• 创建vivado的I/O 管理项目，使用提供的生成ps的tcl文件、约束文件xdc¹

• 创建IO管脚，分配不同的管脚和添加源文件
• 综合和时序分析
• 生成时序报告显示建立和保持路径
• 实现并分析时序
• 生成bitstream并验证功能

闪光点flicker

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1. 源码：https://github.com/louisliuwei/FPGA-Design-Flow-using-Vivado ↩︎