时序约束——多周期约束说明

看了好几个帖子,总结最后一张图关于平移的想法可以这样理解:
1、-start对应的是移动发射沿,-end对应移动的是捕捉沿。即对应start与end
2、对于setup的平移,目的是为了让setup的检查的延时增加,基于增大2个边沿之间延时的要求,如果移动-start发射沿,则保持捕捉沿不动,发射沿只能左移(回调);如果移动-end捕捉沿,则保持发射沿不动,捕捉沿只能右移(前调)
3、对于hold的平移,其方向与setup是相反的,目的是在setup增加了大量延时后补回一定延时。举例在setup移动之后,例如向右(前调)3个捕捉沿的周期后,hold其实需要反向移动3-1个周期。因此对于hold信号而言,基于缩小2个边沿之间hold延时的要求,如果移动-start发射沿,则保持捕捉沿不动,发射沿只能右移(前调);如果移动-end捕捉沿,则保持发射沿不动,捕捉沿只能左移(后调)

理论知识可参考此文章

深入讲解set_multicycle_path多周期约束---理论篇-CSDN博客

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时序约束是在数字电路设计中用于确保设计在时序要求下正确运行的一种方法。Lattice是时序约束的一种类型。它是由Lattice Semiconductor公司提出并广泛使用的一种约束关系。Lattice时序约束主要用于确保设计满足条件时钟的时序要求。 Lattice时序约束主要涉及到时钟、数据路径和时序意图。时钟是指设计中使用的周期性信号,数据路径是指信号在电路中传输的路径,而时序意图是指设计者对信号在电路中的传输方式的理解和意图。 时序约束主要包括最大延迟和最小延迟。最大延迟是指信号传输经过的最长时间,而最小延迟是指信号传输经过的最短时间。通过对时钟、数据路径和时序意图进行合理的约束设置,可以确保设计在时序要求下正常运行。 Lattice时序约束的设置包括时钟频率、时钟起始时间、时钟边沿、数据路径延迟等方面。设计人员需要详细了解设计的时序要求,根据具体的应用情况来设置约束。通过合理设置时序约束,可以更好地控制时序和时钟的关系,从而提高电路的稳定性和可靠性。 总结来说,Lattice时序约束是一种用于确保电路设计在时序要求下正确运行的方法。通过合理设置时钟、数据路径和时序意图的约束,可以确保设计在时序要求下正常工作。Lattice时序约束的设置对于电路的稳定性和可靠性至关重要。

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