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RSS订阅原创 信号与系统漫谈
我们能谈这些问题要感谢俩大神，一位是 雅各布·伯努利，一位是 欧拉！！！**自然常数的由来**e (自然常数，也称为欧拉数)是自然对数函数的底数。它是数学中最重要的常数之一，是一个无理数，就是说跟 π 一样是无限不循环小数，在小数点后面无穷无尽，永不重复…与我们更熟知的两个无理数圆周率 π 和 √2 不同，它不是由数学家由几何问题上发现而来的，而出自一个金融问题，是用来表示增长率和变化率的常数，自然界很多增长与衰减过程中都出现了 e 的身影，所以我们常叫他“ 自然常数 ”。它为什么会和增长率有联
2021-12-31 16:14:14
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原创 DSP基础知识
齐次性：所谓的「齐」，必然是有两个或者以上的对象，那么就以两个对象x，y为例。齐次，是指所列的式子只和xn,yn相关，不存在xm,yl(m≠n，l≠n)的项，包括常数项也只有0，所以方程可以写成：当x，y同时变成N倍时，即 x → Nx，y → Ny，方程仍然成立，而函数也就是在特定的变换下保持某种不变性或者规律性，物理上叫做对称性。**线性判定：**必须要满足齐次性和可加性。设x1(n)和x2(n)分别作为系统的输入序列，其输出分别用y1(n)和y2(n)表示，即线性系统一定要满足：T[
2021-12-08 17:01:39
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原创 FPGA仿真
vivado的xsim波形界面个人感觉比modelsim好看与好用多了，不过在vivado工程里调用多个IP核时，vivado自带的仿真特别慢。我的工程用到几个FIFO核，rapid io核、Mig核，vivado仿真时显得十分慢。但是如果与modelsim联合仿真时就特别快，就大大提高了工作效率。联合仿真的搭建步骤见下：（参考https://blog.csdn.net/weixin_37603007/article/details/82823965）使用的软件版本：vivado2018.3 &
2021-12-03 10:30:29
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原创 WX记录模块 硬件相关
1 看门狗问题http://blog.sina.com.cn/s/blog_6bd4f1170102wwfa.htmlhttps://blog.csdn.net/qq_42826337/article/details/84580737
2021-09-28 11:20:14
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原创 7系列FPGA的一些资源相关资料
高速传输信号时大多会用到SERDES，所以记录一些不错的博文以及使用过程中的总结等预加重：https://blog.csdn.net/qq_41754003/article/details/109756438
2021-09-08 14:54:12
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原创 AXI外设IP的AXI-lite代码阅读记录
AXI lite 总线源码时碰见未见过的运算符，所以搜索记录下“+:”、"-:"语法运算符，运用在多位的变量中，如下：slv_reg0[(byte_index8) +: 8] <= S_AXI_WDATA[(byte_index8) +: 8]；"+:"变量[起始地址 +: 数据位宽]等价于变量[(起始地址+数据位宽-1)：起始地址]data[0 +: 8] //等价于--> data[7:0]data[15 +: 2] //等价于--> data[16:15]"-
2021-08-09 15:17:51
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原创 VIVADO中各文件解释
在Xilinx ISE中不同的操作都有不同的文件类型对应，例如综合、布局、布线、生成比特流等都会产生特定格式的文件，在vivado中也是一样，只不过在vivado中，文件的格式相比于ISE中更加统一。1、.dcp文件，在ise中每个过程都会产生特定格式的文件，例如.ncd, .pcf, .ngd等等，但是在vivado中，不论是综合还是布局布线都只会产生一种格式的文件，即.dcp文件，每个阶段的.dcp文件都是下一阶段的输入文件，.dcp文件实际上包含了对应阶段处理的信息，用vivado可以直接打开，Fi
2021-08-06 14:58:15
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原创 C语言小笔记
函数的递归调用：函数调用其本身，或者其子函数还调用此函数，那么称为函数的递归调用。int fac( int n );int main( void ){ int m = 0; printf( "请输入m的值：" ); scanf( "%d",&m ); printf( "%d\n",fac(m) ); return 0; }//函数的功能：求n的阶乘int fac( int n ){ if( n < 1 )//形参的异常检查 return -1；
2021-08-03 15:58:43
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原创 指针的意思
变量在内存中如何存储的。在存储时，内存被分为一块一块的。每一块都有一个特有的编号。而这个编号可以暂时理解为指针。指针变量的定义形式如：*数据类型 指针名;取地址运算符&：单目运算符&是用来取操作对象的地址。例：&i 为取变量 i 的地址。对于常量表达式、寄存器变量不能取地址（因为它们存储在存储器中，没有地址）。指针运算符（间接寻址符*）：与&为逆运算，作用是通过操作对象的地址，获取存储的内容。例：x = &i，x 为 i 的地址，*x 则为通过 i 的地址，获取
2021-07-30 16:57:53
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原创 对建立时间与保持时间理解的再一次阐述
看了不少时序分析的一些文章，觉得建立时间很好理解，不过没深刻明白那个保持时间的意义是什么，终于搞懂了，觉得学习要不能只拘泥于定义，不理解所以然，所以要追本溯源，结构联系定义，明白深意。在之前的博客有讲到FPGA内部D触发器的结构是下图这样的以前的理解：建立时间是采样时钟的采样边沿来临之前，被采样数据要持续的时间。那么FPGA内部由非阻塞赋值综合出的D触发器是主从俩级锁存器构成的，我想，既然建立时间满足条件了，那么时钟的上升沿（假设采样边沿是上升沿）到来了，那么主断从有效，数据就能稳定到Q端啦，为什么
2021-07-23 17:03:24
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原创 跨时钟域处理笔记
1. 时钟域假如设计中所有的触发器都使用一个全局网络，比如FPGA的主时钟输入，那么我们说这个设计只有一个时钟域。假如设计有两个输入时钟，如下图所示，一个时钟给接口1使用，另一给接口2使用，那么我们说这个设计中有两个时钟域。2. 亚稳态触发器的建立时间和保持时间在时钟上升沿左右定义了一个时间窗口，如果触发器的数据输入端口上数据在这个时间窗口内发生变化（或者数据更新），那么就会产生时序违规。存在这个时序违规是因为建立时间要求和保持时间要求被违反了，此时触发器内部的一个节点（或者要输出到外部的节点）可能
2021-07-22 15:37:12
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原创 AXI笔记
一、握手机制VALID/READY 握手机制AXI 总线共有 5 个独立的通道，分别为写地址、写数据、写回应、读地址、读数据通道。5 条通道相互独立，有一些细小的差别，但共同使用一套握手机制：VALID/READY 机制，来实现信息的传递。作为一种双向流控机制，VALID/READY 机制可以使发送接收双方都有能力控制传输速率。在握手机制中，通信双方分别扮演发送方(Source)和接收方（Destination），两者的操作（技能）并不相同。发送方置高 VALID 信号表示发送方已经将数据，地址..
2021-07-21 13:46:01
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原创 RAPID IO使用过程中的问题记录
1 当对SWRITE事件，mirror的response模块进行仿真时，发现val_treq_data[63:0]与primary里的request模块val_ireq_data[63:0]不一致，tid与size是没有的未理解文档，SWRITE是点到点传送的，在接收端，tid与size等本来就没有。...
2021-07-19 11:06:58
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原创 ZYNQ架构、VIVADO介绍
FPGA是可以搭建嵌入式处理器的，像Xillinx的MicroBlaze处理器或者Altera的Nios II处理器。像这种使用FPGA的可编程逻辑资源搭建的处理器我们称之为“软核”处理器。而ZYNQ中集成的是一颗“硬核”处理器，它是 硅芯片上专用 芯片上专用 且经过 优化 的硬件的硬件电路 ，硬核处理器的优势是它可以获得相对较高的性能。另外， 另外， ZYNQ中的硬件处理器和软核处理器并不冲突，我们完全 可以 使用 PL的逻辑资源搭建一个 Microblaze软核处理器，来和 ARM硬核处理器 核处理
2021-07-05 14:04:39
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原创 Verilog Code BulingBuling
always @* begin data_beat = data_beat_q; if( ireq_advance_condition && current_beat_cnt != 0 )begin data_beat = data_beat_q + 1'b1; end end always @( posedge log_clk )begin if( log_rst_q )begin data_beat_q <= 8'h00; end else begin
2021-07-01 16:19:56
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原创 rapid IO core例程代码的疑问与解释
一、current_size[7:3]給number_of_data_beats（srio_request_gen_srio_gen2_0模块）HELLO格式的包中Size域的值等于传输的字节的总数减1，Size域的有效值范围为0255，对应于实际传输的字节数量1256。HELLO格式中的size和address域必须对应于RapidIO包中有效的size，address和wdptr域，所以HELLO格式的size和address字段的值存在一些限制条件。RapidIO核不能把Size域中的非法值修正为实
2021-06-30 17:45:45
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原创 Vivado连不上JTAG
可能是Vivado没把JTAG驱动装上，JTAG驱动在Vivado安装目录D:\vivado2017\Vivado\2017.4\data\xicom\cable_drivers\nt64\digilent双击install_digilent.exe安装驱动，Vivado上Auto connect即可
2021-06-30 08:58:31
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原创 verilog综合
1 case语句或if语句中对变量赋值不完整2 当条件操作符（？ ： ）以反馈的形式实现时3 对于always语句内部定义的局部变量，如果也是在不完整的条件分支（if或者case）语句中赋值，也会综合出锁存器4 如果一个局部变量在同一个条件分支中，先被赋值，然后马上被引用，那么就不会为此局部变量综合出锁存器always @ ( latch or din )beginreg temp;if( latch )begintemp = din;dout = temp;endenden
2021-05-26 09:03:59
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原创 查找表DDS结构
xillinx的DDS IP，pinc(相位增量)是可编程的，步长值就是正弦的相位步长，当步长变大，虽然是固定的系统时钟，输出的正弦波形频率也就发生了变化，那么我一开始觉得是当步长变大，输出的即便是频率变快，也不能输出平滑的正弦曲线，想多了，因为根据信号处理知识，只要一个周期内取大于俩个点，后面接上选频滤波器就能完整还原正弦曲线。...
2021-05-12 09:35:33
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原创 dds
https://blog.csdn.net/u014586651/article/details/88830115?utm_medium=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogCommendFromMachineLearnPai2%7Edefault-1.control&dist_request_id=1619759528043_43897&depth_1-utm_source=distribute.pc_releva
2021-05-08 17:33:29
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原创 VIH与VIL测试
在电子学中，施密特触发器（英语：Schmitt trigger）是包含正反馈的比较器电路。对于标准施密特触发器，当输入电压高于正向阈值电压，输出为高；当输入电压低于负向阈值电压，输出为低；当输入在正负向阈值电压之间，输出不改变，也就是说输出由高电准位翻转为低电准位，或是由低电准位翻转为高电准位时所对应的阈值电压是不同的。只有当输入电压发生足够的变化时，输出才会变化，因此将这种元件命名为触发器。这种双阈值动作被称为迟滞现象，表明施密特触发器有记忆性。从本质上来说，施密特触发器是一种双稳态多谐振荡器。施密特
2021-05-08 13:11:07
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原创 MOS
总之，nMOS晶体管有三种工作模式。如果Vgs< Vt，晶体管截止(关断)。如果Vgs> Vt，晶体管导通。如果Vds很小，晶体管充当线性电阻，其中电流与Vds成比例。如果Vgs> Vt且Vds较大，晶体管充当电流源，其中电流变得独立于Vds。图2.4中的pMOS晶体管的工作方式正好相反。n型体连接到高电位，因此p型源极和漏极的结通常是反向偏置的。当栅极也处于高电位时，漏极和源极之间没有电流流动。当栅极电压降低阈值Vt时，空穴被吸引，在栅极正下方形成p型沟道，允许电流在漏极和源极之间.
2021-04-25 19:25:08
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原创 Latches、DF-F、寄存器
由一个双输入多路复用器和两个反相器构成的D锁存器如图1.31(a)所示。多路复用器可以由一对传输门构成，如图1.31(b)所示，因为反相器正在恢复。该锁存器还产生一个互补输出，即Q。当CLK = 1时，该锁存器是透明的，D流向Q(图1.31©)。当CLK降至0时，闩锁变得不透明。逆变器对周围的反馈路径被建立(图1.31(d))，以无限期地保持Q的当前状态。D锁存器也称为电平敏感锁存器，因为输出状态取决于时钟信号的电平，如图1.31(e)所示。所示的锁存器是一个正电平敏感锁存器，由图1.31(f)中的符号表示
2021-04-25 15:15:35
1012
state_machine
2020-12-04
空空如也
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