数字集成电路——设计透视 第2版 阅读笔记 1 第一章

Chapter 1 Introduction

数字电路设计的演变、数字电路设计紧迫的问题，怎么衡量设计的质量

1.1 a historical perspective 历史展望

演变方向：更高的集成密度、速度性能
基本器件 —> 对应实现
磁控开关（magnetically controlled switch） 非常简单的逻辑网络
电子管、真空管（vacuum tube） ENIAC、UNIVAC I
晶体管（transistor） 1947年 贝尔实验室
两极结型晶体管（bipolar junction transistor） Schockley 1949
集成电路 Integrated circuit（IC）：所有组件集成在一块半导体基质上
第一个成功的IC逻辑族：TTL（Transistor-Transistor Logic）
MOS 数字集成电路：CMOS、PMOS、NMOS

1.2 数字集成电路设计的问题

摩尔定律：集成电路上可容纳的晶体管数目，约每隔两年（18个月）便会增加一倍

构建电路的层次化方法：处理器是模块的集合，每个模块由许多独立的cell构成。cell被尽可能多地复用来减少设计努力，增强 first-time-right 实现的机会（一次成功）

抽象：处理复杂性问题
在每个设计层级，一个复杂模块的内部细节可以被抽象掉，替代成一个 黑盒子视图 或者 模型（model）
比如一个乘法器，抽象成 有已知特征的黑盒

抽象带来的好处：设计者只需考虑几个组件，每个组件都通过少量参数来表征性能和成本
数字电路的设计抽象层级：

与门：等价被描述成 布尔表达式，边界框，输入、输出端的位置，以及输入和输出间的延迟（delay）

cell libraries：提供包括：布局、完整文档、cell的行为特征

Example 1.1 Clocks Defy Hierarchy

clock skew：时钟偏移
两个级联的寄存器的时钟信号不对齐，第二个寄存器的时钟信号延迟 $\delta$
后果：如果时钟延迟的时间大于第一个寄存器的输出传播到第二个寄存器的时间，那么输出可能会提前改变

Example 1.2 Power Distribution Networks Defy Hierarchy

IR drop 压降，线损导致的
来源于 引脚到bloak看到的电阻

围绕block布线，为每个block独立地供电 feed power，如 图 b 所示
优点：容易控制和维持
缺点：实现需要更大的面积

1.3 数字设计的质量指标（Quality Metrics of a Digital Design）

帮助从不同角度（cost、functionality、robustness、performance and energy consumption）量化数字设计的指令的属性

1.3.1 集成电路的开销（cost）

组成：可变开销（variable cost, recurring expensees） 和 固定开销（fixed cost, no-recurring expenses）

Fixed cost

独立于产品销售数量，集成电路的固定开销的重要组成部分是设计消耗的时间和人力
此外，间接开销（indirect costs） 公司的研发开销，制造设备，市场和销售开销，构建基础设施等等

可变开销

与产品量成比例，直接贡献于一个制造出的产品
包括：产品用到的各部分的开销，组装开销，测试开销
一个集成电路的总开销：
$costperIC=variablecostperIC+(\frac{fixedcost}{volume})$
基本的可变开销等式：
v a r i a b l e   c o s t = c o s t   o f   d i e + c o s t   o f   d i e   t e s t + c o s t   o f   p a c k a g i n g f i n a l   t e