《嵌入式存储器架构、电路与应用》----学习记录(三)

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分类专栏：笔记一起学存储器文章标签：嵌入式存储器经验分享嵌入式硬件芯片设计半导体

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本文详细介绍了嵌入式Flash(eFlash)的发展背景、单元结构，包括浮栅结构和电荷捕获型结构，以及它们的编程和擦除机制。此外，还探讨了eFlash在电路设计中的挑战，如读破坏问题和温度自适应技术，以及如何通过改进的电路设计来提高读写速度和可靠性。

摘要由CSDN通过智能技术生成

第4章嵌入式内存

4.1 Flash的发展背景

Flash是非易失存储器，具有存储密度高、容错能力强和读写速度相对较慢等特点，传统Flash广泛应用于外部大数据存储。为了满足微控制器芯片(MCU)高速运算的需求，嵌入式Flash(eFlash)往往作为MCU的内部数据缓存或者指令存储。eFlash通常具有容量小、读写速度快和纠错电路简单等特点。

表4-1对比了NAND Flash和车用MCU中的eFlash的用途和规格。

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4.2 eFlash的单元结构

4.2.1 浮栅结构的eFlash单元

1T-Flash的单元结构如图4-3所示，采用简单的堆叠结构，将控制栅(CG)和浮栅(FG)集成在一起。

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如表4-2所示1T-Flash的编程和擦除过程：

编程，采用热沟道发射技术(CHEI)，在源极和控制栅同时加上高压，源极接地，电子在源漏的横向电场的加速下，在漏栅P-N结附近堆积大量高能电子，通过栅的高压，穿过氧化层，累积在中间浮栅中，当高压源栅的高压撤除后，浮栅中的电子则保留在浮栅中，完成数据编程
擦除，采用隧穿效应(FN效应)，在控制栅CG和衬底之间加上反向高压，源漏打开，高能状态的电子有一定概率穿过势垒，从浮栅中跃迁出去，从而实现Flash数据的擦除

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表中VDD表示CMOS工艺的电压，低于编程电压，VH为擦除和编程高压，-VH表示反向电压

图4-4所示为Flash的I-V特性曲线：

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在浮栅结构的Flash中，两种失效机制也约束着1T-eFlash的应用。

第一，在擦除Flash中的数据过程中，被反复过多擦除的Flash单元，其阈值电压会产生漂移，逐渐低于正常值。当选择正常单元读取数据时，由于过度擦除没被选择的单元的阈值电压降低，SL和共用BL之间产生漏电流，从而影响BL的正确电位，最终导致读失败
第二，在Flash编程的过程中，当需要编程的Flash单元结构的源漏上加高压时，其他不需要编程的单元结构同样处于高压偏置中，如图4-5所示，共享BL上加上编程电压，未选择的单元的栅源之间存在电势，原本存储于浮栅中的电荷会受电场影响，逐渐流失，从而导致原本的存储信息丢失

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新型的分裂栅结构得到广泛的应用，图4-6展示了分裂栅中的1.5T-eFlash的单元结构，除了跟传统浮栅结构一样，存储电荷的介质还是浮栅，但是浮栅并没有覆盖整个沟道，是由两个栅组合形成

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1.5T的eFlash读写和擦除状态如表4-3所示

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2T-eFlash如图4-11所示，采用两个晶体管，将控制栅和选择栅隔离，进一步降低半选破坏发生的可能性，其控制栅和选择栅完全分开，大大降低源漏之间的电压

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2T-eFlash的读写控制如下表4-5所示，其编程和擦除都是采用FN效应

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4.2.2 电荷捕获型的eFlash单元

电荷捕获型Flash(CTF)的基本读写原理与浮栅相同，两者的电荷存储位的介质不同。如图4-12所示：

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浮栅型的Flash将电荷存储在浮栅中，通过中间氧化层来隔离。浮栅结构的Flash在反复擦写后，氧化层易产生缺陷。由于浮栅是一个导体，一旦隔离氧化层产生缺陷，浮栅中的电子将会从缺陷中流失，导致Flash存储信息丢失。在浮栅工艺中，往往通过加厚氧化层来提高Flash的可靠性，提高栅氧化层的厚度会使阈值电压提高，带来的不利影响是降低了Flash的擦写速度。
CT-eFlash其将电荷存储于绝缘层中，其存储介质为氧化物-氮化物-氧化物(ONO)的三层结构，其中绝缘体氮化物为电荷存储介质。即使隔离氧化层产生缺陷，也仅仅只会影响局部电荷，其余部分由于电荷存储介质绝缘属性无法流失，进而能够保持原来存储状态。

CT-eFlash的单元结构中，为了降低编程和擦除的功耗，同时降低Flash的功耗，分裂栅单元结构也在先进工艺中成为主流的设计方案，如图4-13。

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图4-14是1.5T的CT-eFlash的编程和擦除过程。

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编程过程，如表4-6所示，1.5T-eFlash的漏端和控制栅上加上工作电压，源端和MG分别加上高压，电子在电场作用下向源极移动，最终在耦合作用下进入绝缘层。此时，编程完成，编程过的存储单元如图4-14(a)所示，阈值电压上升至0V附近
擦除过程，CG电压为0，漏端D加上VDD，MG加上反向高压，源端S加正向高压，空穴在电场作用下进入绝缘层，阈值电压下降。如图4-14(b)所示，擦写过的存储单元阈值电压为负值，MG端接低，源漏之间会有饱和电流流过，而编程过的存储单元此时电流近乎于0

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BTBT的擦除机制使得源流之间的电压可以进一步降低，功耗随之也大幅度降低，如图4-15所示

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FinFET结构的SG-MONOS具有比平面栅结构更好的擦写和读取稳定性，如图4-16所示

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表4-7对浮栅结构的eFlash和电荷捕获型eFlash的单元结构、编程机制和擦除机制进行总结

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4.3 嵌入式Flash的电路设计

图4-17是一个典型的eFlash嵌入式系统的应用。控制器(Flash Controller)控制着Flash的数据擦写，电荷泵(charge pump)产生擦写时所需要的高压和副高压。

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4.3.1 eFlash单元电路设计

在嵌入式系统中，eFlash按照功能分为两种，分别为指令存储Flash和数据存储Flash，图4-18所示为40nm工艺下两种eFlash的规格

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在传统的Flash设计中，一般分为NAND Flash和NOR Flash。如图4-19(a)所示，NAND Flash晶体管首尾相连，当WL1加读电压时，其余WL加高压，使所有Flash管子导通，完成随机读取。当需要写入的时候，需将整页都擦除，然后在需要写入的WL1上加上写电压，其余WL加上高压，使晶体管导通。这种写方式以页为单位，无法进行随机写入。
如图4-19(b)所示，NOR Flash的每字节都是并联，WL控制每一列的读写和擦除，而每一行互不影响，NOR结构的Flash可以实现随机存储。在嵌入式系统中，数据的读取比较频繁，而且需要缩短数据访问时间，因而在嵌入式系统中NOR Flash比较常见。

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1T单元结构的读破坏如图4-20(a)所示，当WL1为读电压时，同一行的Flash全部打开。此时如果只选取M1进行读取，那么BL1则为VDD，而SL1，SL2，SL3为0，BL2和BL3为0。M2和M3的栅和漏之间存在电压差，那么M2和M3中存储的电荷有可能从浮栅中流失，从而半选的Flash会遭受读破坏。

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一种新型读写策略可以不用调整结构，就能解决读破坏。如图4-20(b)所示，使用一种RDFA技术，则所有存储单元擦除后的阈值电压Vth为负值。未选中的行的衬底和WL全部接负电压。选中读的这一列单元的WL，BL和SL连接传统读取方式下施加的电压，即WL1=0，BL=VDD，SL=0。SL1，SL2，SL3为0，BL2和BL3为0，被选中的存储单元中擦除过的存储单元的ONO层两侧的电势差为0，则无法产生读破坏，而被选中的编程过的存储单元的ONO层两侧的电势差为负高压，此时的存储单元的状态类似于编程过程，然而此状态对已经编程过的存储单元几乎没有影响。对于没有被选中的存储单元来说，此时ONO的两侧电势差依旧为0，对存储状态没有影响。

表4-8总结了采用RDFA技术时存储单元的状态破坏情况

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消除读破坏影响的另一个思路就是用1.5T-Flash代替1T-Flash。如图4-21所示为1.5T-Flash的阵列图，因为在1.5T-SONOS-Flash设计中，MG的电压在读过程中为0，其他未选择的存储单元的MG电压也为0，而SL的电压始终为0，那么在读过程中，ONO层两侧的电势差始终为0，因而无法产生半选的读破坏。

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4.3.2 eFlash外围电路

如图4-22所示为eFlash的外围电路的组成部分，分为译码电路、放大电路、高压控制电路和电平转换电路。

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4.3.3 字线驱动温度自适应技术

为了缩小Flash在高温环境和正常温度环境中的性能差异，科学家提出了一种与温度相关的可控字线驱动技术。如图4-23所示，在原有的译码电路的驱动电路末端，增加了一种字线电压稳定电路。利用电流镜产生的电流随温度变化的原理，加上反馈电路，产生一个随着温度增加而降低的驱动电压，作为驱动电路的电源电压。

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4.3.4 灵敏放大电路设计技术

eFlash中的灵敏放大器有两种，一种是电压锁存型灵敏放大器(VLSA)，如图4-25(a)所示；另一种是电流锁存型灵敏放大器(CLSA)，如图4-25(b)所示。灵敏放大器作用是在短时间内将微小差别的电压或者电流进行放大，加快数据的读出速度。影响灵敏放大器工作速度的一个重要因素就是输入失调(offset)。

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1 参考电路电流温度自适应调节技术

温度自适应的灵敏放大器设计如图4-27所示，温度自适应放大器增加了一个参考电压产生电路。

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采用温度自适应灵敏放大器，对存储单元中不同逻辑状态的读取时，窗口都获得不同程度提高，读“1”时，窗口扩大了3倍，而读“0”时，窗口扩大了4倍

2 灵敏放大器offset补偿技术

传统放大电路在读过程中，如图4-28所示，当读控制信号来临时，BL和DBL的选通管M5和M6开启，此时，由于BL和DBL处于低电势，因而需要充电过程将其电势拉高。在拉高的过程中，电流大部分组成为预充电电流。

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一种非对称电压差补偿性的电流放大器可以缩短预充电的时间，如图4-29所示，CP端和RP端分别附加一个电流补偿产生电路。

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消除SA的失配(offset)另外一项技术为数字方法，主要思路是补偿LBLL和LBLR的电压差异。如图4-31(a)所示，假设SA的offset来源于N1和N2阈值电压的差异性，那么通过补偿电流IOC的工作，将N1与N2中阈值电压低的一方所连接的LBL电压预先降低一部分，这样，就可以补偿阈值电压不同带来的差异性，如图4-31(a)所示。具体时序操作如图4-31(b)所示。

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4.3.5 阶梯脉冲擦除技术

在eFlash的擦写过程中，正负高压会周期性的加在SL和MG上，因而在长时间的反复擦写过程中，SL和MG的电压降会导致Flash的单元产生应力损伤。在eFlash的设计中，往往采用阶梯的电压控制来降低存储单元上的电压应力。如图4-33所示，MG一端的负高压的设计呈阶梯性的，每个周期T和电压梯度VMG都是固定的。

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