0、纠正之前文章中的理解偏差(持续更新...)

1、在时钟树中，对HCLK的理解偏差

         SYSCLK经过AHB分频器分频出来以后，并行输出到多个地方。该节点的时钟信号，不能说是HCLK,HCLK是AHB总线上的时钟信号=输入内核的时钟=存储器和DMA的时钟

        HCLK与APB1预分频器、APB2预分频器的输入时钟，是同一个来源：AHB预分频器输出的时钟。即：AHB总线时钟、HCLK、APB1预分频器的输入时钟、APB2预分频器的输入时钟，他们三者是平行关系。

        同时，也说明了内核时钟(HCLK)一定≤系统时钟(SYSCLK)。