电磁兼容的PCB设计（七）

叠层设计

叠层设计原则

• 结合电源种类、 平板分割、 信号走线路径、 信号层隔离以及 EMC 的设计要求， 合理评估信号层、 电源层和地层的数量。
• 对于多个电源平面， 应增大平面之间的间距以减少相互之间的耦合干扰， 进而通过减少辐射的电磁波以降低 EMI 干扰。
• 减小 电 源平 面 和 地 平 面 之间 的 距 离 以 增 强 两平面之间的耦合， 尽量将两平面相邻排布并尽量靠近，充分利用二者的耦合电容来降低电源平面的目标阻抗，进而减少辐射出去的电磁波幅值。
• 对于高速、 差分、 高频和时钟等关键信号应与地平面相邻， 基于相邻地平面有较低阻抗的特性， 可以为关键信号提供较低阻抗的回流路径， 同时其屏蔽效果也最优。
• 从信号完整性考虑， 高速信号阻抗控制和连续性保证可以有效降低信号的过冲、 反射， 减缓信号上升/下降沿速率， 进而提高 EMC 特性。
• PCB 顶/底 第二 层 为 地 平 面 ， 为 顶/底层布线提供参考平面及内部走线与外部器件的屏蔽； 尽量避免信号层相邻， 若无法避免， 增大层间距， 正交走线。

电源层、地层、信号层的层叠方案

在单板设计中， 电源、 地平面均能作为参考平面，都有一定的屏蔽作用； 但电源平面存在较高的特性阻抗， 与参考电平存在较大的电位差， 而地平面一般均作了接地处理， 并作为基准电平参考点， 屏蔽效果优于电源平面， 所以一些特殊、 重要的信号应尽量采用地平面作为参考平面。

对于局部信号要求较高的情况下 （如： PCIe、 Ra-pid IO、 FC 等 高速 差 分 信 号 以 及时 钟 信 号 应 优 先 考虑 在PCB 内 部最 优 层布线 ）， 方 案 2 更 优 于方 案 1， 提供 了绝佳的 S2 布线层。 （G1-S2-G2)当布局、 布线密度过高时， 可采用方案 3， 增加相应布线数量， 节约成本， 布线优选 S2、 S1， 其次考虑 S3、 S4。 方案 4 与 3 相较虽然都是 4 个信号层， 保证了电源、 地平面相邻， 减少了电源阻抗， 但 S1、 S2、S3、 S4 均裸露在外， 只有 S2 有较好参考平面。

器件的划分和布局

PCB 上 器件 的 划 分 和 布 局 对 EMC 设计 起 到 重 要 的作用。 划分就是要把数字电路和模拟电路分开， 把 I/O电路和其他电路、 高频电路和低频电路、 高电平电路和低电平电路、 敏感电路和一般电路分开。PCB 的布局则是一个综合评估和排布的过程， 应重点关注高速信号走线及 EMI 信号源位置。 EMI 源主要包括电源电路、 时钟电路、 驱动电路等。 PCB 上的 DC/DC 及 LDO 电源是很大的噪声来源， 其噪声会 通过 传 导和辐射传给板上其他器件， 且供电线路越长问题越突出， 因此主电源和二次电源电路一般布在电源入口处。时钟电路同样具有较大的辐射， 容易对模拟电路之类的敏感电路产生影响， 因此在 PCB 布局时应将时钟电路远离 I/O 电路、 高速信号放置。 另外数字 I/O 电路和模拟 I/O 电路应靠近连接器布放， 高速电路、 存储器电路应靠近印制板内部放置

信号布线与回流

从 PCB 的 EMC 设计考虑出发， 一些关键信号诸如： PCIe、 Rapid IO、 FC 等高速差分信号以及时钟信号应优先考虑在 PCB 内部最优层布线， 即在无相邻信号层且以地平面作为参考平面的信号层走线； 信号走线应尽量短并远离上节提到的 EMI 辐射源和敏感器件， 有条件的应在两侧加屏蔽地线， 印制板上的走线应尽量远离安装孔、 定位孔以免电磁能量通过这些通道向外辐射， 推进保持 30mil 以上的距离， 走线尽量避免走尖角避免阻抗不连续和天线效应， 同时应该特别注意的是关键信号走线不要跨越平板的分割区域。关键信号跨分割会带来很多问题。 由于增大了电流环路面积， 会加大环路电感， 易使输出的波形产生振荡， 环路电感上的高频压降会构成共模辐射源， 并通过外接电缆产生共模辐射； 大的电路路径也增加了向空间的辐射干扰， 同时易受空间磁场的影响； 对于高速敏感信号而言， 由于微带线或带状线走线参考平面被破坏，会造成严重的信号完整性问题， 从而产生 EMI 干扰。

注意：本篇原著非本人，参考知网的论文：《高速电路 PCB 的 EMC 设计考虑----王莎莎》，本文作为一个学习记录使用。