【FPGA课程—Verilog设计】实验汇总，10个经典数字系统电路

最新推荐文章于 2025-04-24 12:20:13 发布
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分类专栏： FPGA课程 FPGA系统—Verilog设计实验 文章标签： FPGA Verilog VHDL 课程设计 Modelsim仿真
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本文详细介绍了10个使用Verilog在FPGA上实现的经典数字系统电路，包括4位半加法器、138译码器、并行输入串行输出移位寄存器、带异步复位和置位的触发器、模10计数器、停车场计数显示、银行排号系统、不同分频器、四选一数据选择器以及ASK和FSK调制。每个电路都提供了系统框图、Verilog代码及仿真结果。

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文章目录

一、4位半加法器的Verilog实现

二、138译码器的Verilog实现

三、并行输入串行输出移位寄存器

四、带异步复位和置位、上升沿触发的触发器

五、模10计数器10进制计数器

六、停车位剩余计数显示牌的Verilog实现

七、银行排号机系统电路

八、分频器（2的偶数分频、16分频(占空比为2:14)、5分频）

九、四选一数据选择器——testbench仿真

十、ASK调制、FSK调制(正弦波)

一、4位半加法器的实现

  • 半加器： 加数和被加数为输入，sum与进位为输出。
  • 全加器： 加数、被加数与低位的进位数为输入，sum与进位为输出

四位半加器：输入为四位加数、四位被加数， 输出为四位和数、1位进位。

比如：

  • 1000+0000=0 1000， 输出“和数为1000、进位为0”
  • 1000+1000=1 0000， 输出“和数为0000、进位为1”
    • <
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