计组实验四位加法器设计

QUARTUS2四位加法器

要求Verilog HDL语言设计一位全加器电路，调用一位全加器符号模块，顶层采用原理图方式设计四位加法器。

一位全加器的符号：包括3个输入端和2个输入端

链接：https://pan.baidu.com/s/1GwJ2FukNtzbH6KJ8Xm5QSA
提取码：hw4w
四位全加器原理图：

一位全加器代码：
module jizushiyan1(a, b, cin, cout, sum);
input a, b, cin;
output cout, sum;
assign {cout, sum}=a+b+cin;
endmodule