【HDLBITS】刷题记录

最新推荐文章于 2024-08-13 23:51:23 发布

qq_42935525

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文章标签： fpga开发

本文链接：https://blog.csdn.net/qq_42935525/article/details/125542670

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该博客介绍了如何使用Verilog编写一个8位信号的边沿检测模块。通过在时钟上升沿捕获输入信号，并在下一个时钟周期检测变化，当检测到0到1的转换时，输出相应位被设置。博主提供了清晰的步骤解释和代码实现，包括建立真值表并使用异或门来判断边沿。最终代码通过了编译。

摘要由CSDN通过智能技术生成

For each bit in an 8-bit vector, detect when the input signal changes from one clock cycle to the next (detect any edge). The output bit should be set the cycle after a 0 to 1 transition occurs.

Here are some examples. For clarity, in[1] and anyedge[1] are shown separately

在这里插入图片描述
网上的答案不太看得懂，打一拍将信号存起来很好理解，但是怎么决定存起来的信号和原信号之间的逻辑关系不太看的明白，自己想了个比较易懂的解法：
①随便画一个信号，并且画出打一拍后的信号
②根据需要要求（正边沿/双边沿）写出输出的正负值（以原始信号为准），如下图
③填充1结束后，其余位置全补上0，建立一个真值表，如图：
④根据真值表确定逻辑关系（如图为异或）
在这里插入图片描述
最后的代码：

module top_module (
    input clk,
    input [7:0] in,
    output [7:0] anyedge
);
	 reg [7:0] mid;
    
    always@(posedge clk)begin 
        mid <= in;
     	anyedge <= in^mid;
    end
    
endmodule

编译通过~

在这里插入图片描述