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find , grep , sed, awk可使用基本正则表达式字符，find，grep，awk也支持扩展的正则表达式元字符，【选项】： -name , -type , -mtime, -size , -perm , -user , -group 等。【操作】：-print , -exec, -ok。基本格式：find 【路径】【选项】【操作】
2023-07-22 17:54:17
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原创 （四）数字后端之物理实现之Placement
目的:工具根据网表和时序约束信息自动摆放所有的stdcell。需要在满足时序要求的同时，尽量减小面积和功耗，实现时序优化，面积优化，功耗优化。具体过程：1，Coarse placement此时cell可能会overlap，并且不和row和site对齐。2，Detail placement3，Placement optimization其中要进行timing的优化，就涉及到delay的分析，其中的net delay是如何进行估算的呢？Place.
2021-11-29 14:55:54
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原创 （二）数字后端之物理实现
Physical Implemention/P&R目的:物理实现主要实现如下功能：工具：Synopsys ICC ICC2Cadence Innovus(new)/EncounterMentorOlympusInput文件：Synthesis Data:1,Logic library ***.db（和DC中用到的是一样的）2，Mapped.v（逻辑综合后的门级网表)3，SDC约束文件***.sdcPhysical Data:1...
2021-11-29 11:26:41
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原创 （七）数字后端之形式验证
Formality/Formal形式验证主要会用于2大阶段：逻辑综合后的形式验证：主要验证Netlist和RTL的功能是否一致物理实现后的形式验证：主要验证PnR.v和Netlist的功能是否一致目的:形式验证既不是仿真工具，也不是测试向量生成工具，更不是时序分析工具，它是比较两个设计数据在功能上是否等价的工具。工具：Synopsys FormalityCadence Conformal逻辑综合后的形式验证Input文件：1，RTL.v2，Mapp
2021-11-29 10:37:15
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原创 （一）数据后端之逻辑综合
Logic Synthesis目的:在满足约束（时序、面积、功耗等约束）的前提下，把design从RTL映射到门级网表(netlist)需要满足setup timing检查，不需要理会hold timing检查。工具：Synopsys Design Compiler(DC)CadenceGenus SynthesisInput文件：1，RTL文件.v2，SDC约束文件3，library ***.dbOutput文件：1，Mapped.v2，M.
2021-11-29 10:21:32
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原创 （九）数字后端之静态时序分析STA
STA：Static timing analysis目的:在不采用动态激励的情况下，通过静态分析delay并检查时序是否满足。 STA贯穿在整个后端流程中，逻辑综合阶段和RouteOPT阶段，STA引擎被嵌入在相应的工具中，到了Signoff阶段的STA，会使用专门的STA工具。前者使用估算的RC信息(TLU+)，后者使用准确的RC信息(NXTGRD)。 Signoff阶段的STA使用signoff标准约束，指的是SDC。工具：Synopsys PT(PrimeTime）（主流）C
2021-11-26 16:47:11
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原创 （八）数字后端之寄生参数抽取
目的：提取版图上因为互联而产生的寄生电阻和电容，创建一个关于电路的精准模拟模型，对保证数据的延时、信号的完整性、功耗等电路性能具有关键性作用。 提取出来的文件传递给设计进行反标，从而接着用STA工具进行精准的时序分析。 寄生参数与其毗邻的金属连线有密切关系，版图上任何图形都会影响到附近某一条连线的RC抽取，所以寄生参数抽取针对的是flatten的版图，提取出来的RC信息是不带有层次的。工具：Synopsys Star-RC(主流）Cadence Quantus RCCalibre
2021-11-26 10:53:02
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空空如也
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