（九）数字后端之静态时序分析STA

STA：Static timing analysis

目的:

• 在不采用动态激励的情况下，通过静态分析delay并检查时序是否满足。
• STA贯穿在整个后端流程中，逻辑综合阶段和RouteOPT阶段，STA引擎被嵌入在相应的工具中，到了Signoff阶段的STA，会使用专门的STA工具。前者使用估算的RC信息(TLU+)，后者使用准确的RC信息(NXTGRD)。
• Signoff阶段的STA使用signoff标准约束，指的是SDC。

• STA针对的是数字电路，和模拟电路相关的路径无法用STA进行验证

工具：

Synopsys PT(PrimeTime）（主流）

Cadence ETS

Input文件：

1，SDC约束文件

2，RC抽取得到的netlist.spef

3，PnR之后导出的.v文件

4，lib/db library

Output文件：

1，Report

2，Lib

3，SDF(用于反标）

SDF(Standard delay file): 把PnR过程中cell delay和net delay的信息保留下来，据此就可以在路径时序分析时将整个路径的时序计算出来，再判断时序约束条件就能知道是否满足时序要求了。但是为啥是STA的输出呢？不应该是STA的输入吗？

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