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FPGA
人胖如橘
这个作者很懒,什么都没留下…
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verilog基础语法
verilog基础语法线网 wirewire flag;wire flag_a=1'b1;//wire:表示硬件单元与单元之间的物理连线,由其连接的器件输出端连续驱动//不常用的线网类型:wand,wor,wri,triand,trior,trireg寄存器类型 regreg flag;//reg 用来表示存储单元,他会保持数据原有的值,直到被改写//在always块中,只能使用寄存器变量类型//寄存器不需要驱动源也不一定需要时钟信号,寄存器的值可以在任意时刻赋值来改写向原创 2021-09-20 17:17:51 · 809 阅读 · 0 评论 -
Verilog中使用inout如何编写以及仿真
inout类型inout类型,顾名思义,是输入输出引脚。也就是同样的引脚,既可以作为输出也可以作为输入。那么这就带来一个问题,怎么控制它输入输出?解决方案将inout看成是一个三态门。利用一个使能控制信号,来对inout进行选择。注意事项首先,在程序的 主体上,我们使用控制信号,来判断的是,输出模式的状态。也就是说,使用控制信号来进行选择的时候是使得inout处于out状态以及高阻态。而当inout作为输入的时候,不用去选择。举例: inout [7:0]data,///////////原创 2021-03-21 11:50:23 · 7718 阅读 · 2 评论 -
FPGA学习——如何利用好quartusII工具
QuartusII简介QuartusII软件在使用的时候可以有两种方法进行编辑代码或者程序,其分别是原理图、文本编辑器。这两种方法既可以单独进行程序的设计也可以将两者进行混合编程。QuartusII的原理图和图表模块编辑点击File,新建一个原理图文件,得到下图双击鼠标左键,即可弹出如下所示的选着框QuartusII的内附函数在Libraries的子目录下,分为Primitives、Megafunction、other。在primitivies中,包含buffer,logic,other,原创 2020-09-15 16:24:19 · 2225 阅读 · 0 评论 -
FPGA学习(一)——DDS正弦信号发生器
绪论DDS,又称为Direct Digital Synthesizer (直接数字合成),从相位出发,直接采用数字技术产生波形的一种频率合成技术。一个DDS,内部主要分为四个部分:相位累加器、ROM波形存储器、数模转换器以及低通滤波器。工作过程在每个时钟周期,相位寄存器以步长M递增,相位寄存器的输出与相位控制字相加,作为ROM的查表地址。ROM中存贮正余弦的查表数据,查找表的地址对应正弦波0~360度的相位点,而表内存储的即是相位点的幅值信息。查找表将输入的地址信息映射成正余弦波的数字幅度信息,同原创 2020-09-14 18:42:29 · 6677 阅读 · 1 评论