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verilog自学笔记
整理自己学习verilog的笔记
人胖如橘
这个作者很懒,什么都没留下…
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verilog基础语法
verilog基础语法线网 wirewire flag;wire flag_a=1'b1;//wire:表示硬件单元与单元之间的物理连线,由其连接的器件输出端连续驱动//不常用的线网类型:wand,wor,wri,triand,trior,trireg寄存器类型 regreg flag;//reg 用来表示存储单元,他会保持数据原有的值,直到被改写//在always块中,只能使用寄存器变量类型//寄存器不需要驱动源也不一定需要时钟信号,寄存器的值可以在任意时刻赋值来改写向原创 2021-09-20 17:17:51 · 794 阅读 · 0 评论 -
Verilog中使用inout如何编写以及仿真
inout类型inout类型,顾名思义,是输入输出引脚。也就是同样的引脚,既可以作为输出也可以作为输入。那么这就带来一个问题,怎么控制它输入输出?解决方案将inout看成是一个三态门。利用一个使能控制信号,来对inout进行选择。注意事项首先,在程序的 主体上,我们使用控制信号,来判断的是,输出模式的状态。也就是说,使用控制信号来进行选择的时候是使得inout处于out状态以及高阻态。而当inout作为输入的时候,不用去选择。举例: inout [7:0]data,///////////原创 2021-03-21 11:50:23 · 7469 阅读 · 2 评论