FPGA学习（一）——DDS正弦信号发生器

绪论

DDS，又称为Direct Digital Synthesizer (直接数字合成)，从相位出发，直接采用数字技术产生波形的一种频率合成技术。
一个DDS，内部主要分为四个部分：相位累加器、ROM波形存储器、数模转换器以及低通滤波器。

工作过程

在每个时钟周期，相位寄存器以步长M递增，相位寄存器的输出与相位控制字相加，作为ROM的查表地址。ROM中存贮正余弦的查表数据，查找表的地址对应正弦波0~360度的相位点，而表内存储的即是相位点的幅值信息。
查找表将输入的地址信息映射成正余弦波的数字幅度信息，同时输入到数码转换器的输入端，数模转换器的输出在经过低通滤波器，即可得到一个纯净的正余弦信号。

简易的DDS信号发生器

简易的DDS信号发生器主要集中在两个模块，一个 是相位地址累加器；另一个是存储了正弦信号幅值数据的ROM。通过这两个模块即可简易的做出正弦信号发生器。
首先，通过IP核建立一个8*256的ROM模块。其操作流程如下



在这一步的时候注意要把生成的波形的幅值文件mif关联进ROM，对ROM完成初始化。此后将IP核添加到工程中，即完成ROM模块
其次，进行相位地址类累加器的一个设计。
相位地址累加器模块主要有两个功能，其一是完成地址的不断累加，并将累加完成的地址输出给ROM；其二是接收ROM输出的数据，并将其输出。

module re_wave(

       clk,
		 rst_n,
		 ra_data,
		 
		 da_data,
		 addr_cnt


            );

input   clk;
input   rst_n;
input [7:0]ra_data;

output     [7:0]da_data;
output reg [7:0]addr_cnt;//地址累加
assign  da_data = ra_data;
always@(posedge clk or negedge rst_n)
    if(!rst_n)
	    addr_cnt<=8'd0;
	 else if(addr_cnt==8'd255)
	    addr_cnt<=8'd0;
	 else
	    addr_cnt<=addr_cnt+1'd1;

endmodule 

其结构图如下所示：

顶层文件：

module dds (

        input sys_clk,
		  input sys_rst_n,
		  output  [7:0]da_data

           );
			  
//
wire [7:0]addr_cnt;
wire [7:0]ra_data_f;

//

rom   u0(
				.address(addr_cnt),
				.clock(sys_clk),
				.q(ra_data_f)
				);



re_wave  u1(

       .clk(sys_clk),
		 .rst_n(sys_rst_n),
		 .ra_data(ra_data_f),
		 
		 .da_data(da_data),
		 .addr_cnt(addr_cnt)


            );
endmodule 

仿真

仿真采用的是quartus的逻辑分析仪：signalTap
板子采用的是正点原子的新起点
仿真结果：