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原创 VL11 4位数值比较器电路

用Verilog语言采用门级描述方式,实现此4位数值比较器。介绍了门级电路的设计流程,代码覆盖率达到100%

2022-10-16 20:26:19 7347 2

原创 VL10 使用函数实现数据大小端转换

使用函数实现一个4bit数据大小端转换的功能,实现对两个不同的输入分别转换并输出。

2022-10-04 22:08:47 2096 1

原创 VL9 使用子模块实现三输入数的大小比较

在数字芯片设计中,通常把完成特定功能且相对独立的代码编写成子模块,在需要的时候再在主模块中例化使用,以提高代码的可复用性和设计的层次性,方便后续的修改。请编写一个子模块,将输入两个8bit位宽的变量data_a,data_b,并输出data_a,data_b之中较小的数。并在主模块中例化,实现输出三个8bit输入信号的最小值的功能。

2022-10-03 23:30:23 2268 5

原创 VL8 使用generate_for语句简化代码

使用generate…for语句编写代码,替代该语句,要求不能改变原module的功能,列巨额了generate的几种用法,最终搭建的Testbench代码覆盖率达到100%

2022-10-02 13:42:55 9304 3

原创 VL7 求两个数的差值

根据输入信号a,b的大小关系,求解两个数的差值:输入信号a,b为8bit位宽的无符号数。如果a>b,则输出a-b,如果a≤b,则输出b-a。可以使用if - else if - else实现三个条件的输出。注意:在Testbench中,无符号数随机数产生和有符号数随机数产生的范围不一样。

2022-09-27 20:09:42 5939

原创 VL6 多功能数据处理器

根据指示信号select的不同,对输入信号a,b实现不同的运算。输入信号a,b为8bit有符号数,当select信号为0,输出a;当select信号为1,输出b;当select信号为2,输出a+b;当select信号为3,输出a-b,经过测试,覆盖率良好,结果与预期计算值一致

2022-09-25 18:52:57 4941 2

原创 VL5 位拆分与运算

位拆分与运算。该模块采用同步复位且复位信号在低电平有效;可以使用时序逻辑对输入数据d进行锁存到data_buff;输出信号out和validout可使用组合逻辑输出,输出信号根据sel的变化进行变化。

2022-09-20 20:21:50 3067 1

原创 VL4 移位运算与乘法

已知d为一个8位数,在每个时钟周期分别输出该数乘1/3/7/8的结果,并输出一个信号通知此时刻输入的d有效(d给出的信号的上升沿表示写入有效),相关覆盖率达到100%

2022-09-14 18:06:33 4312 3

原创 VL3 奇偶校验

对输入的32位数据进行奇偶校验,根据输入的sel情况(0是奇校验,1是偶校验),进行校验位(check)的输出。(`时钟下降沿变化`),对RTL进行了仿真和覆盖率收集。

2022-09-14 08:40:10 5274 1

原创 VL2 异步复位的串联T触发器

用verilog实现两个串联的异步复位的T触发器的逻辑,附带完整的RTL、TestBench并进行了覆盖率收集。

2022-09-12 11:39:55 5338 2

原创 VL1_四选一多路器(完整RTL、Testbench和覆盖率)

有两种实现方法,一是使用if-else,二是使用case语句。实现的方式有三种,一是使用四输入查找表case方式;二是使用if-else if-else;三是使用两个二输入的查找表方式

2022-09-05 17:42:53 6894

原创 【读书笔记】AMBA 2 AHB、AMBA 3 AHB(AHB_Lite)和AMBA 5 AHB协议比较

解读AMBA 2 AHB协议,并对比AHB2、AHB_Lite和AHB5协议的异同

2022-07-20 11:39:51 15634 2

原创 VCS查看代码覆盖率(行、状态机、翻转、条件、分支覆盖率等)

VCS在统计代码覆盖率的过程中,需要在编译和仿真命令上添加对应的开关命令,生成.vdb文件记录覆盖率情况,再使用dve打开该文件进行查看覆盖率。

2022-07-07 20:54:09 20239 10

原创 02 地铁自助售票机

设计了一个地铁自助售票控制器,投币只能为1元、5元和10元;票价额为2—10元整数;具有找零功能。

2022-05-31 09:19:10 12468 7

原创 05【Verilog实战】AMBA 3 APB接口设计(附源码RTL/TB)

一、APB协议 1.1 简介 1.2 APB2 1.3 APB3 1.4 APB4 二、Spec 2.1 Function descripton 2.2 Feature list 2.3 Block Diagram 2.4 Interface description 2.5 Timing 2.6 FSM 三、Design an....

2022-05-30 11:11:20 32244 14

原创 04【Verilog实战】SPI协议底层硬件接口设计(附源码RTL/TB)

一、SPI协议 1.1 概念 1.2 物理层 1.3 协议层 二、Spec 2.1 Function descripton 2.2 Feature list 2.3 Block Diagram 2.4 Interface description 2.5 Timing 三、Design and Verification 3.1 RTL.........

2022-05-23 07:29:41 24663 10

原创 05 Gvim代码自动匹配显示-autocomplpop插件(免安装)

Autocomplpop插件下载地址文章目录(1)功能(2)教程(3)效果(1)功能  自动弹出候选菜单,可用过上下选中指定字符,回车使用字符,实现以文字或单词补全。autocomplpop插件,Gvim会自动弹出菜单并显示相应补全项,在输入字符或插入模式下移动光标时完成,并且不会阻止继续输入字符。(2)教程压缩包解压解压,得到doc/acp.txt、 autoload/acp.vim和plugin/acp.vim文件。将plugin下的脚本文件(.vim)、doc下的帮助文件(.txt).

2022-05-22 13:07:17 5904 7

原创 02【Verilog实战】异步FIFO设计(附源码RTL/TB)

二、异步FIFO (1)FIFO基本概念 (2)异步FIFO基本概念 (3)异步FIFO的作用 (4)异步FIFO的读/写指针 (5)异步FIFO空/满标志 (6)指针计数器的选择 (7)二进制与格雷码相互转换 三、Spec (1)Function descripton (2)Feature list (3)Block Diagram (4)Interface description...............

2022-05-17 21:32:30 30648 27

原创 04 .vimrc文件配置

;本文适合在linux环境下,进行verilog 代码开发时,对vim用户配置文件“.vimrc”进行编写,配置vim编辑器语法高亮、文件类型检测、显示行号、括号匹配、tab缩进和==调用别名文件==等,可提高设计开发的效率。...

2022-05-15 20:01:44 35395 1

原创 【读书笔记】Verilog的亚稳态现象和跨时钟域处理方法

文章目录 一、亚稳态 (1)跨时钟域的亚稳态现象 (2)亚稳态的多径传输 二、跨时钟域处理 2.1 单bit信号跨时钟域处理 (1)单径两级触发器同步器 (2)相位控制 (3)多径与多级寄存器同步链 (4)组合逻辑信号的同步化 (5)快时钟域信号的同步化 2.2 多bit信号的跨时钟域处理 (1)异步FIFO (2)双口RAM.........

2022-05-13 21:20:29 20233 8

原创 01 交通信号灯(附源码)

一、Overview (1)Demand (2)Theory 二、Interface Description 三、EW_FSM 四、Design and Functional Verification (1)RTL (2)Test Bench 五、Result (1)复位 (2)倒计时 (3)最终结果.........

2022-05-09 18:02:45 11006 10

原创 08 SCL&SDA,类IIC协议(附源码)

一、Overview (1)Theory (2)Demand 二、Interface Description 三、Timeing (1)M1-Timing (2)M2-Timing 四、Design and Functional Verification (1)M1-RTL (2)M1-Test Bench (3)M2-RTL (4)M2-Test Bench 五、Result (1)M1 ....

2022-05-06 20:53:06 8894

原创 【读书笔记】《Verilog数字系统设计教程》第7章 调试用系统任务和常用编译预处理语句(附思考题答案)

一、系统任务 (1)监控任务($monitor) (2)仿真时间函数 (3)仿真控制任务($finish、\$stop) (4)文件输出任务 (5)随机函数random (6)小结 二、编译预处理语句 (1)`define语句 (2)`include语句 (3)timescale语句 (4)条件编译命令\`ifdef、\`else、`endif (5)条件执行 (6)小结 三、思考题...

2022-05-05 12:04:59 4452

原创 00 可综合风格的模块实例(附源码)

一、组合逻辑电路设计实例 (1)8位带进位端的加法器 (2)指令译码电路 (3)利用task和电平敏感的always块做冒泡排序 (4)数值比较器 (5)3-8译码器 (6)8-3译码器 (7)多路选择器 (8)奇偶校验位生成器 (9)三态输出驱动器 (10)三态双向驱动器 二、时序电路设计实例 (1)触发器 (2)电平敏感型锁存器1 (3)带置位和复位端的电平敏感型锁存器2.........

2022-05-02 12:13:32 5940 2

原创 03【Verilog实战】UART通信协议,半双工通信方式(附源码)

一、Overview (1)Theory (2)Baud Rate (3)Check Bit (4)Demand 二、Interface Description 三、Block Diagram 四、Timeing (1)write timing (2)read timing 五、Design and Functional Verification (1)RTL (2)Test Bench.........

2022-04-30 16:14:53 15664 14

原创 【读书笔记】《Verilog数字系统设计教程》第6章 结构语句、系统任务、函数语句和显示系统任务(附思考题答案)

一、学习内容 二、结构语句 (1)initial语句 (2)always语句 (3)小结 三、task和function (1)task语句 (2)function (3)任务和函数的区别 (3)小结 四、系统任务 (1)监控任务 (2)仿真控制任务 (3)文件输出任务 (4)仿真时间函数 (5)随机函数random (6)小结 五、思考题

2022-04-28 07:59:17 3003 3

原创 04 4bit移位寄存器设计与功能验证(附源码)

一、Overview (1)Theory (2)Demand 二、Interface 三、Timeing 四、Design and Functional Verification (1)RTL (2)Test Bench 五、Result (1)行为级描述测试结果 (2)结构级描述测试结果...

2022-04-27 16:07:27 11046

原创 05 占空比可调的整数奇偶分频器设计与功能验证(附源码)

一、Demand 二、Timeing 三、Design and Functional Verification (1)RTL (2)Test Bench 四、Result (1)8分频(50%,#(8,4)) (2)3分频(50%,#(3,3))

2022-04-26 22:01:00 2972 2

原创 03 可配置表决器设计与功能验证(附源码)

一、Demand 二、Block Diagram 三、Design and Functional Verification (1)RTL (2)Test Bench 四、Result

2022-04-26 16:40:29 2829

原创 06 8位数据比较器设计与功能验证(附源码)

一、Demand 二、Block Diagram 三、Design and Functional Verification (1)RTL (2)Test Bench 四、Result (1)Solution 1 (2)Solution 2

2022-04-25 12:09:08 4892 2

原创 07 串行数据流特定序列循环检测器的设计与功能验证(附源码)

一、需求 二、Spec (1)Analyze (2)Interface Description (3)Block Diagram 三、Design and Functional Verification (1)RTL (2)Test Bench 四、验证结果

2022-04-24 20:26:44 6121

原创 【读书笔记】《Verilog数字系统设计教程》 第5章 条件语句、循环语句和块语句(附思考题答案)

书※目:Verilog数字系统设计教程(第四版)夏宇闻等编著虚拟机:VMware -14.0.0.24051环 境:ubuntu 18.04.1脚 本:makefile(点击直达)应用工具:vcs 和 verdi文章目录一、条件语句(1)if-else语句(2)case语句二、循环语句(1)for语句(2)repeat语句(3)while语句(4)forever语句三、顺序块与并行块(1)顺序块(也称过程块)(2)并行块四、思考题&答案一、条件语句  条件语句有if-else和c.

2022-04-22 21:00:39 6882 4

原创 【读书笔记】《Verilog数字系统设计教程》第4章 运算符、赋值语句和结构说明语句(附思考题答案)

文章目录 一、运算符 (1)算术运算符 (2)逻辑运算符 (3)位运算符 (4)关系运算符(双目) (5)等式运算符(双目) (6)缩减运算符 (7)移位运算符(单目) (8)条件运算符(三目) (9)位拼接运算符 (10)算术运算符 (11)小结 二、关键词 三、赋值语句 (1)两类 (2)非阻塞赋值和阻塞赋值的区别 四、结构说明语句 (1)顺序块 (2

2022-04-20 21:19:38 3134

原创 【读书笔记】IC行业常见术语

一、工具篇 二、语言篇 三、协议篇 四、其他篇

2022-04-19 20:36:00 2878

原创 【读书笔记】《Verilog数字系统设计教程》 第3章 模块的结构、数据类型、变量和基本运算符号(附思考题答案)

※书目:Verilog数字系统设计教程(第四版)夏宇闻等编著 一、模块的结构 (1)I/O声明的格式 (2)内部信号说明 (3)功能定义 二、数据类型、常量和变量 (1)数字 (2)参数(parameter)型 【例 3.1】参数传递 【例 3.2】多层次模块 (3)wire型 (4)reg型 (5)memory型 三、运算符及表达式 (1)基本算术运算符 (2)位运算符 四、思考

2022-04-18 17:24:35 2137

原创 【读书笔记】《Verilog数字系统设计教程》 第2章 Verilog语法的基本概念(附思考题答案)

文章目录 一、例子 【例 2.1】二选一多路选择器(行为级描述) 【例 2.2】带与非门的二选一多路选择器 【例 2.3】二选一多路选择器(门级描述) 【例 2.4】一个3位加法器(使用连续赋值语句描述) 【例 2.5】一个3位比较器(用连续赋值语句描述) 【例 2.6】三态门选择器 【例 2.7】二个模块的三态门选择器 【例 2.8】对【例2.1】~【例2.3】多路模块测试 二、思考题

2022-04-17 22:01:06 1741

原创 03 makeflie脚本,verilog代码一步完成编译仿真

一、脚本内容 二、讲解 (1)make all (2)make elab (3)make run/rung (4)make verdi (5)make clean

2022-04-15 11:32:12 9064 3

原创 01 【Verilog实战】同步FIFO的设计(附源码RTL/TB)

文章目录一、学习内容二、基本概念三、Overview3.1 Function description3.2 Feature list3.3 Block diagram3.4 Interface description3.5 Timing(3)design四、思考和小结(1)思考(2)小结

2022-04-14 17:00:16 12847 15

原创 00 大厂的verilog代码风格与规范

虚拟机:VMware-workstation-full-14.0.0.24051环 境:ubuntu 18.04.1所有的信号名、变量名和端口名都用小写,这样做是为了和业界的习惯保持一致;常量名和用户定义的类型则用大写。使用有意义的信号名、端口名、函数名和参数名。例如模块端口名用 a2b_data、a2c_ctrl,而不是直接用 data1、ctrl1 等。信号名长度不要太长。对于超过 28 个字符的信号名,有些 EDA 工具不能够识别,太长的信号名也不容易记忆。因此,在描述清楚的前提下,尽可能

2022-04-13 19:32:56 2600

原创 19 verilog基础语法-可综合设计

一、学习内容 二、语法举例 (1)可综合 (2)不可综合 三、思考和小结 (1)思考 (2)小结

2022-04-12 11:02:55 1625

sync_fifo.zip,博客对应同步FIFO接口源码(RTL和TB)

sync_fifo.zip,博客对应同步FIFO接口源码(RTL和TB),附带tcl文件,用VCS直接加载即可得到和博客里面一样排序的波形图

2022-08-12

AMBA系列官方协议规范总集.zip

有AMBA2、AMBA3、AMBA4、AMBA5系列官方协议规范文档

2022-07-20

verilog地铁自助售票机.zip

verilog地铁自助售票机.zip,完整代码,包括RTL、Testbench、Tcl和makefile脚本

2022-05-30

AMBA 3 APB接口设计的RTL、Test bench、makefile和tcl文件

博客【Verilog实战】AMBA 3 APB接口设计的RTL、Test bench、makefile和tcl文件

2022-05-30

APB3&APB4官方协议标准文档.zip

APB3&APB4官方协议标准文档.zip

2022-05-25

spi.zip,verilog编写的RTL、Testbench和tcl文件

博文【Verilog实战】SPI协议接口的设计和功能验证(附源码)的完整源码

2022-05-22

autocomplpop插件.zip,实现gvim代码自动候选显示

博文《05 Gvim代码自动匹配显示-autocomplpop插件》教程涉及的插件文件

2022-05-22

异步FIFO模块的RTL代码文件、Testbench 代码文件、tcl和makefile脚本文件

博文【异步FIFO的设计和功能验证】的源码,包含异步FIFO模块的RTL代码文件、Testbench 代码文件、tcl和makefile脚本文件

2022-05-17

11【Verilog实战】交通信号灯RTL&TB.zip,博文【Verilog实战】栏目,项目11的完整RTL和TB

11【Verilog实战】交通信号灯RTL&TB.zip,博文【Verilog实战】栏目,项目11的完整RTL和TB

2022-05-09

FPGA笔试题及答案总结.pdf

FPGA笔试题及答案总结,17页,有答案

2022-04-21

FPGA&ASIC笔面试题船新版本.pdf

FPGA&ASIC笔面试题船新版本,满满53页,有参考答案

2022-04-21

所有PPT芯动力-硬件加速设计方法.rar

所有PPT芯动力-硬件加速设计方法

2022-04-17

数字IC设计笔试面试经典100题.pdf

数字IC设计笔试面试经典100题,推荐看,都是常问的一些问题,有参考答案

2022-04-17

你要的FPGA&数字前端笔面试题都在这儿了.pdf

你要的FPGA&数字前端笔面试题来了 FPGA&ASIC基本开发流程 题目:简述ASIC设计流程,并列举出各部分用到的工具。 ASIC开发基本流程 题目:简述FPGA的开发流程。 FPGA开发基本流程 题目:名词解释: 数字电路基础 题目:数制转换 题目:逻辑函数及其化简 题目:什么是冒险和竞争,如何消除? 题目:用与非门等设计一个全加法器 题目:MOS逻辑门 题目:用D触发器带同步高置数和异步高复位端的二分频的电路,画出逻辑电路,Verilog描述。 题目:ASIC中低功耗的设计方法和思路(不适用于FPGA) 时序逻辑电路基础 题目:简述建立时间和保持时间,作图说明 题目:说明D触发器与Latch的区别。 题目:最小周期计算 题目:什么是Clock Jitter和Clock Skew,这两者有什么区别。 题目:什么是亚稳态,产生的原因,如何消除? 题目:同步和异步 题目:谈谈对Retiming技术的理解 数字集成电路 题目:反相器的速度与哪些因素有关?什么是转换时间(transition time)和传播延迟(propagation delay)? 题目:什么是高阻态 ...

2022-04-17

TCL教程(中文).pdf

推荐,TCL教程(中文)。里面包含了TCL语法,置换(substitution)、变量、表达式、List、控制流、过程(procedure)、字符串操作、文件访问、错误和异常、深入TCL大专题,还有很多细分的专题,推荐使用。

2022-04-17

AMBA-AXI总线中文详解.doc

值得推荐,AMBA-AXI总线中文详解,很详细

2022-04-15

时钟切换电路的设计思想.pdf

时钟切换电路的设计思想

2022-04-15

门控时钟和使能时钟.pdf

门控时钟和使能时钟.pdf

2022-04-15

异步FIFO设计的仿真和综合技术(重点理解).pdf

异步FIFO设计的仿真和综合技术(重点理解).pdf

2022-04-15

异步FIFO结构.pdf

异步FIFO结构.pdf电子版

2022-04-14

5-跨时钟域问题(Clock_Domain_Crossing).doc

跨时钟域问题(Clock_Domain_Crossing).doc

2022-04-14

3-PT静态时序分析、Formality形式验证.pdf

3-PT静态时序分析、Formality形式验证.pdf电子书籍

2022-04-14

(IC_面试题)展讯、长电科技、中天微.zip

(IC_面试题)展讯、长电科技、中天微

2022-04-13

【酒酒】数字IC问题知识点(很全很详细).pdf

讲了同步异步,时序设计,FPGA内部资源分析,时钟和复位,状态机,数电知识,信号处理知识,PFGA设计优化等等,前面列列举的只是一小部分。

2022-04-08

【酒酒】数字IC手撕代码总结.docx

【酒酒】数字IC手撕代码总结,1. 用任意语言写1:100的质数(7.17) 2 2. 奇数分频(三分频)(7.18) 3 3. 偶数分频(二分频)(7.19) 5 4. 画出可以检测10110串的状态转移图,要求每检测到一次该序列,输出两个周期的高电平信号,用低功耗方式(7.21) 6 5. 用verilog实现1bit信号边沿检测功能,输出一个周期宽度的脉冲信号 8 6. 异步复位,同步释放(7.22) 9 7. 跨时钟域(快时钟到慢时钟,或者是慢时钟到时钟)(7.23) 10 8. 序列信号发生器,在clk信号作用下周期性输出“0010110111” 12 9. 描述带进位输入、输出的两位全加器。端口:A/B为加数,CIN为进位输入,S为和,COUT为进位输出(7.24) 13 10. 写一个同步FIFO,给定深度和位宽(7.25) 14 11. 异步FIFO测试点:虽然不会写代码,但是要知道思想(7.26) 16 12. 握手(7.27) 17 13. 写一个100MHz的时钟(7.28) 18 14. 红绿灯(7.29) 19 15. 贩卖机(7.30) 19 ......

2022-04-07

AHB to APB Bridge总结.docx

很详细的AHB to APB Bridge面试总结

2022-04-07

(IC验证)联发科、华为笔试题.zip

(IC验证)联发科和华为的笔试题,照片拍照留存,可以参考

2022-04-07

知乎live-数字ic笔试下.pptx

知乎live-数字ic笔试下.pptx

2022-04-06

知乎live-数字ic笔试上.pptx

知乎live-数字ic笔试上.pptx

2022-04-06

一起学Verilog-【每日一题】第一期99题 .pdf

一起学Verilog-【每日一题】第一期99题 电子版,可以参考,里面有开源例程参考。

2022-04-06

【推荐】IC笔试题整理(部分含答案).zip

资源整合了部分公司的笔试题,可以参考

2022-04-06

时序图画图工具-TimeGen3.2安装包

免费下载,小巧好用的时序图画图工具TimeGen3.2安装包和安装使用教程,详细的安装和使用教程见博主《数字IC开发工具》栏目的博文。

2022-04-02

空空如也

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