Niso II 设计过程中的时钟频率问题
一. Niso的主时钟
- Niso硬件设计时的CLK,可不和板子的晶振同频(利用锁相环PLL分频)
根据不同的芯片其最高频率不同,可查询==《Nios II Performance Benchmarks》==文档进行合适选择
二、PLL时钟设置
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PLL时钟设置
(设置板子的时钟)
这里的inclk0即为板子的时钟周期,故必须设置为与板子频率同 -
倍频,设置软核的频率
注意,如上设置为二倍频,在连接电路图时我们要c0与软核的输入时钟相连 -
SDRAM的时钟频率
这里不仅要倍频,还需要设置相移,同理c1口应与sdram_clk相连 -
如果还有别的器件也需要时钟信号,则对c2/c3/c4进行相应设置