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除了视频数据之外，每个通道 2-bit 控制信号的状态也要进行编码，编码后分别对应四个不同的 10-bit控制字符，分别是 10'b1101010100，10'b0010101011，10'b0101010100，和 10'b1010101011。在传输视频图像的过程中，数据通道上传输的是编码后的有效像素字符。VGA 显示器扫描方式从屏幕左上角一点开始，从左像右逐点扫描，每扫描完一行,电子束回到屏幕的左边下一行的起始位置，在这期间，CRT 对电子束进行消隐，每行结束时，用行同步信号进行同步；
2023-10-09 11:24:49
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原创 Altium design 经验补充2
1. 改变现有板子的尺寸1）选择要更改的PCB，点击LS选择mechanical(机械层)，2) 点击工具栏---放置---线条，线条最终必须是全闭合的。3）板子大小画完以后，放置原点，在工具栏点击 edit--origin--set4）原点设置好以后点击----设计---板子形状---按照选择对象定义即可得到所需要的板子形状和大小。2. 如果提供的板子形状不规则，如何生成我们所需的PCB尺寸大小。1）需要将auto-CAD图纸转换成DXF格式。然后再在新
2023-10-09 09:02:10
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原创 Ip 核license添加
00BE更换为IP核对应的produce id，其余不变。或者直接添加如下这句代码（更改ID号）即可。将上面的FEATURE后面的6AF7_
2023-08-21 17:21:35
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原创 集成达林顿管ULN2803驱动线圈
适用于驱动感性负载，因为有连接到COM端的二极管，防止三极管关断瞬间在负载上的电流没法释放。本应用主要利用ULN2803的开关特性，同时放大从STM32输出的电流，驱动线圈产生磁场。线圈（负载）一端连接电源，一端连接输出C端。
2023-07-24 16:48:56
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原创 安陆EGS20 SDRAM仿真
从SDRAM读出的数据，Sdr_rd_dout会比Sdr_rd_en延迟一个时钟，因此写入FIFO的写请求信号应该是Sdr_rd_en延迟一个时钟后的。（与后面的上版调试结果不同，上板调试Sdr_rd_dout和Sdr_rd_en是同时给出的。b)从SDRAM读出数据SDR_DQ，sdr_as_ram传输实际可看到的读使能sdram_rd_en和数据Sdr_rd_out。//*******************安陆SDRAM例化************************//2）FIFO的读写时序；
2023-04-27 17:01:32
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原创 Nios ii 实战篇--- DDR2
用NIOS II实现DDR2数据的通信。首先如何调用DDR2 IP核？构建NIOS II内核包含那些部分？如何实现功能？
2022-01-05 15:51:09
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原创 quartus时序报告分析
目录1. timequest分析的对象2.查看timequest时序报告 1）时钟报告 2）关键路径余量1. timequest分析的对象timequest分析是基于某个逻辑设计在特定器件上经过布局布线之后的网表，该网表包含了设计中每一个逻辑在该器件的具体什么资源上实现，具体位置以及信号从一个节点到另一个节点的延迟。关于 timequest里面的参数以及时序约束的相关概念等，可参考：1）【抢先版】小梅哥FP...
2021-12-18 10:50:57
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原创 实战篇---Nios ii 基本操作
目录硬件搭建步骤1. 用自带的qsys工具产生嵌入式CPU软核 1）配置nios ii的主时钟 2）添加nios ii软核 3）添加其他的IP核 4）连线 5）配置nios ii复位和异常地址。 6）基地址分配 7）终端号分配 8）生成QSYS系统2. 用原理图将产生的嵌入式内核和FPGA其他程序PIN相连 1）新建.bdf原理图文件...
2021-12-14 14:00:37
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原创 STM32-FSMC理解及与FPGA通讯问题整理
目录1. FSMC基本原理1）FSMC是什么？ 2）FSMC框架2. FSMC实现1）硬件连接2）软件code1. FSMC基本原理1）FSMC是什么？ FSMC，灵活静态存储控制器，顾名思义就是STM32 IC去访问外部存储器的一种可灵活配置的控制器。通过对相关寄存器的配置，可以访问不同类型的外部存储器，并且满足不同存储器的时序要求，实现不同场景及应用的灵活通讯。 那么需要配置哪些寄存器呢？硬件如何连接呢？STM32...
2021-11-19 11:09:24
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原创 实战篇---USB2.0内部存储器相关内容及固件配置程序
本博文的主要目的主要是弄清楚以下原理，并实现以下功能。原理：1. 通过KEIL软件去配置的信息有哪些？通过软件配置寄存器可以实现：操作模式的选择、终端FIFO的设置；1）模式选择寄存器IFCONFIG: 配置FX1/FX2的工作模式是I/O端口、GPIF还是slave FIFO。 00：PORT 模式 01：GPIF模式 ...
2021-10-26 10:18:13
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原创 实战篇---USB2.0 KEIL配置及调试BUG
第一个BUG：现象：使用电脑之前安装的KEIL打开CYPRESS提供的例程，发现编译栏都是灰色的，不可点的。分析： 参考如下博文：(4条消息) 如何让keil5可开发51系列单片机_本末实验室-CSDN博客_keil5怎么添加c51芯片包https://blog.csdn.net/feit2417/article/details/80890218解决：第二个BUG：将输出的.hex文件转换成.iic文件操作：将user栏下的after build/rebuild 添...
2021-10-25 09:40:13
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原创 实战篇---USB2.0的Verilog实现
首先想要搞清楚的问题有：1. USB2.0 数据传输速率可以多快？2. 传输协议是怎么样的？3. USB接口什么情况下使用？先说第三个问题，以下是网上转载的原话，从芯片手册上可以看出这款USB IC可以实现50MB的传输速率，很快，因此可以用于录像机、TV，MP3，网络等对速度要求较高的领域。CYPRESS的USB外设控制器CY7C68013A是一款广泛应用于USB打印机，手机，存储设备，USB测试等多个领域的经典产品。该产品符合USB2.0协议规范，支持full spe...
2021-10-19 18:22:20
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原创 quartus加入signal tap后报错
现象：在编译时OK，在加如signal tap后报错。错误如下：原因：因为只是在signal中涉及到的这个信号报错，而不加入这个信号时是没有问题，那么定位到这个信号本身。由于内部模块一个输出此信号，一个接收到这个信号后存入RAM中。但在输出模块中，这个信号是用的wire型变量定义的，在不输出有效时是为高阻态的。将其修改成reg型变量后，编译正常。猜测1：内部模块没办法用高阻态；猜测2：由于在无有效数据输出，同时会写入到RAM中，这时写入的是高阻态。报错。路过的大佬们，如果知道具体原因，.
2021-09-16 10:54:35
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原创 verilog改进篇：UART串口连续接收传输实现
上篇博文虽然实现了串口数据连续接收，但是整体代码写的不理想。下面参考小梅哥的代码风格对我的代码进行大整改！
2021-09-01 13:55:57
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原创 verilog 定点数、浮点数是什么？怎么表示？怎么做运算？
对于计算机如何表示二进制的定点数的理论，网上及书上都有说明，但是如何用verilog代码写出来呢？这就是本文主要学习的内容。1. 定点数的表示和运算1）定点数概念 定点数主要是确定小数点的位置，小数点后的二进制位数越多，所表示的数据的精度就越高，例如下图能表示的精度就是2^(-5)=0.03125，误差也就<0.03125。下图所表示的数=也可以表示为：0xff/2^5=7.96875.2）定点数的表示 模块之间的...
2021-08-11 14:09:52
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原创 verilog数字信号处理---实践1-混频器
1. 实现功能2. matlab软件 1）生成sin输入信号，并生成.coe文件供FPGA读取； 2）进行上图算法的仿真，生成sin信号，混频、去除直流分量，进行FFT变换，并输出波形；3. fpga 1）用NCO IP核生成本振信号， 使用过程会发现两个问题，一是会卡在generation环节，进度不动，二是报error。这个IP核并不是免费的IP核，需要破解。以上两个问题可以参考下面的博客解决：...
2021-08-10 11:04:30
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原创 实战篇：双通道幅频相可调的DDS信号发生器
双通道幅频相可调的DDS信号发生器1. 功能通过电脑串口发出命令，FPGA处理后连接DA转换器产生幅度、频率及相位可调的模拟信号。2. 输入信号电脑通过串口输入的命令或数据。1）需要多字节输入：由于输入到FPGA的数据应该包含3种信息，其中，光传输50MHZ频率需要26位二进制表示，而串口协议一次传输8bit，因此需要传输4个字节（32bit），因此需要输入多个字节；2）需要地址：由于PC通过串口输入，无法判断每次输入的信息是幅度还是频率，因此需要不同的标记信号，这里称为地址表示，而
2021-08-06 15:04:12
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原创 FPGA 烧录code失败，显示无法识别设备1的ID
问题立创商城新做的FPGA核心板，无法烧录.jic文件，显示如下错误： Error (209025): Can't recognize silicon ID for device 1但是烧录.sof程序成功，但烧录进去的程序运行不正常，测试对应输出PIN，显示所有PIN为低电平。问题分析之前的fpga核心板使用的是开发板常用的W25Q16，这次由于缺货更换成BY25Q32，封装和PIN定义一致，但主频一个是133M，一个是108M，一个是16M...
2021-08-04 17:07:39
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原创 Verilog数字信号处理---基础1
本篇博文主要内容如下：1. 数字信号滤波器分类数字信号处理中滤波器主要分为两类：经典滤波器：主要解决的是输入信号的噪声分布在不同的频带上。通过一个线性滤波器后，可以有效的将噪声滤除。但是当信号和噪声的频带重叠时，经典滤波器失效。经典滤波器有：低通、带通、高通、带组和全通滤波器等；现代滤波器：主要解决的是从含有噪声的数据记录（或时间序列）中估计出信号的某些特征或者信号本身。其主要利用了随机信号的统计特征（例如自相关函数，功率谱函数）去估计有用信号...
2021-07-22 16:51:17
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原创 Verilog数字信号处理---先篇
本系列博客主要想理清楚如下内容：1. 数字信号处理一般是对输入的信号进行模数转换、时域频域转换、滤波器滤波、调制解调等处理。2. 数字滤波器有哪些？关注的参数有哪些？3. 滤波器的选取。根据不同的信号和要求设计处理模块的结构？4. matlab仿真及转换成fpga代码。5. 各种模块的Verilog实现。6. 工程设计的一般考虑原则。...
2021-07-22 15:53:31
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原创 verilog有符号数加减法----正负128
目录1. 加运算，+128或者+（-128）1）输入信号为8位有符号数2）输入信号为9位有符号数2. 减法运算，-128或者-（-128）1）输入信号为8位有符号数2）输入信号为9位有符号数我们都知道对于verilog有符号数的加法减法，计算机是以补码进行的，例如A-B=A[补]+(-B)[补]，结果也是以补码保存的，因为正数的补码=原码，所以表示出来的直接就是正数，而负数的话需要我们进行转换为原码。但是如果有符号数加减-128或+128...
2021-07-16 13:21:31
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原创 信号的带宽、传输速率、采样率的关系
目录1. 问题描述2. 基本通信传输概念3. 对比：1. 问题描述 输入信号的带宽是100M，用4个独立通道的滤波器进行滤波，分别为低通、带通1、带通2、高通滤波器，每个滤波器的带宽为25M，过渡带为4M. 如果是100M的信号，那么采样率至少为200M，但是分成25M的4个通道后，采样率执行要50M就行。为何？2. 基本通信传输概念900MHz频段0.1ppm就是90Hz。1ppm是10的-6次方【带宽W】3. 带宽，又...
2021-07-15 19:31:18
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原创 Verilog算法----溢出问题描述
1. 什么是溢出？2. 什么情况下会产生溢出？3. 溢出怎么解决？本文主要针对以上学习内容，进行思考与总结。1. 溢出的概念溢出主要是针对有符号数的加减，例如8位有符号的2进制数，表示的范围是-128~127，当数据的值太大而无法使用可用的数据格式表示时，就会溢出。如果大于这个范围，就是上溢出，如果小于就是下溢出。2. 溢出之后会有什么影响呢？ 例如下图，一个n位的二进制数，最高位为符号位，那么能表示的正数位n-1个1，也就是，再增大1的话最高位变成...
2021-07-15 14:30:15
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原创 QT学习3---＞第一个例程运行
1. 例程打开不要直接对现有的例程直接修改，最好是备份后操作。2. 项目目录备份点击下方的倒三角，切换操作窗口，选择“文件系统”，如下图：再在下方的“embeddeddialogs”右击，选择在explorer中显示。接下来就可以对文件进行另保存。3. 运行编译点击左下角的绿色三角形，开始运行。会跳出一个单独的窗口显示运行结果。...
2021-07-07 15:35:34
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quartus时序约束.zip
2021-12-14
STM32、FPGA及SDRAM之间的硬件连接情况测试框架.docx
2021-10-28
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