RTL Coding Style：Clock信号作为数据输入?

最新推荐文章于 2022-07-06 20:01:45 发布
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分类专栏： DC实践 文章标签： DC 综合 Verilog
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在《Verilog数字VLSI设计教程》中，作者提到一个异步置数和清零的例子，该例子在综合时遇到错误，因为使用了时钟信号`clk2`作为条件判断。DC综合器报错，指出不能将时钟作为数据。解决方案包括去掉条件语句或通过额外的wire来间接判断，但后者可能导致面积和速度下降。文章指出，将时钟作为数据输入会导致问题，并引用DC综合器的特性——'Garbage in, garbage out'，强调正确输入的重要性。" 111753614,10295232,CentOS 7 配置 Nginx 使用 fcgiwrap 支持 Python CGI,"['Nginx', 'fcgiwrap', 'CGI', 'Linux']
摘要由CSDN通过智能技术生成

《Verilog数字VLSI设计教程》里2.4节 第一步 异步置数和清零的例子，光盘里给的代码是

  always@(posedge clk2, negedge pre_n, negedge clr_n)
    begin
    // Put the assertion local to the device that it 
    // is intended to check:
    `ifdef DC
    `else
    if (pre_n==1'b0 && clr_n==1'b0)
      $strobe("\n***Time=%04d.  pre_n=%01b and clr_n=%01b asserted.\n"
             , $time, pre_n, clr_n);
    `endif
    //
    if      (clr_n == 1'b0) 
             QpreClearReg <= 1'b0; // clear has priority.
    else if (pre_n == 1'b0) 
             QpreClearReg <= 1'b1;
    else if ( clk2 == 1'b1) 
             QpreClearReg <= D;
    end

综合的时候提示Error: clock used as data

这是由于使用了条件判断 if(clk2==1’b1)，括号中只能是数据，如果是clock信号，DC会报错。

解决办法：
1、这条语句不写条件也是可以的
综合出来的正确的电路如图所示

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