qq_43365647的博客

对于reset 和clock这种大扇出的信号来说，必须要人为设置为ideal network，不要让DC动它，因为线负载模型对于这些大扇出的情况估算不准。如果不添加don’t touch属性的话，DC会在很长的一根线上插入很多负载。一般set_ideal_network 的对象是port或者pin，net也有，比较少见。全是ideal network的信号经过一些逻辑还是ideal的...

【分频时钟input delay】（找短的间隔）【多时钟output delay】记得要用add_delay也是找短的【时钟之间的uncertainty】模仿两个时钟之间的偏移量要用-from -to指定两个clock（注意是get_clocks而不是ports）（千万不要在模块内部写分频时钟！在SOC系统里面，会有一个模块叫CRM(clock reset mana...

1、 默认时钟的占空比（Duty cycle）是50%，在DDR器件中，占空比很重要2、 set_input_delay 有可能驱动源不止一个。3、 外部的驱动源的时钟有可能是下降沿触发的，应该怎么加约束？4、 输出到外部的负载可能有多个create_clock -period 2 [get_ports CLK]这个单位在report_libs里面可以看到如果在创建clock的时候...

数字逻辑综合工具-DC-08时序分析综合结束之后，如何确定这个网表能不能用。【Timing Reports】report_timingIncremental 信息包含了Net 和 Cell一起的delay（这两个延迟也可以分别报告）【report_timing的一些选项】-input_pins选项 将线延时和单元延时的信息分别汇报出来-nets选项 用来报告连线上所挂...

数字逻辑综合工具实践-DC-07——综合优化（二）和RTL coding 和DFT主要内容：1、 Pipeline优化2、 RTL设计时的一些注意事项3、 DFT简介（DFT是后端里很重要的一步）【流水线寄存器】组合路径过长，timing不满足，可根据经验插入寄存器。（三级流水线）并不是拆的越散越好。代价：DFF的面积和初始化的延迟。【set_optimize_regi...