RTL Coding Style:Clock信号作为数据输入?
《Verilog数字VLSI设计教程》里2.4节 第一步 异步置数和清零的例子,光盘里给的代码是 always@(posedge clk2, negedge pre_n, negedge clr_n) begin // Put the assertion local to the device that it // is intended to check: ...
原创
2019-10-27 16:59:43 ·
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