数字逻辑综合工具-DC-04 ——怎样增加时序约束(Timing Constraints)

数字逻辑综合工具-DC-04

——怎样增加时序约束（Timing Constraints）

逻辑综合的过程为：转化 优化 映射

另外还有环境约束和面积约束

时序有三个大的方面
input logic paths
internal paths
output paths

一个项目需要有一个spec即设计说明书
里面有项目的一些要求【文字性的描述】
（功能要求 性能要求）
逻辑综合需要添加满足这些要求的约束

在写rtl代码的时候最好是单个时钟，单沿触发，不然会生成一些很奇怪的FF

默认情况下，不告诉dc，默认为同步时钟
异步时钟需要手动设置

做时序分析需要路径
何为路径：
起点->终点
起点：Input port
Clock pin of FF or register
终点：Output port
input pin of a sequential device, except clock pin

【dc_shell 的一些Tcl命令】
create_clock -period 2 [get_ports clk]
【创建时钟】【2ns】
【默认单位是ns】
【从工艺库里通过 report_lib 命令查看】

Tmax=Tc2q+Tcomb+Tsu

创建时钟的时候可以指定占空比 -waveform（注意，单位是时间），也可以指定一个名字-name

dc认为时钟是ideal的，dc不会处理时钟网络，因为直接放置clk会有大扇出，dc算的不准！这部分的工作是后端去做的！！后端的CTS（时钟树综合）

实际的时钟会有sker和jitter，可以用一个参数对这些特性进行模仿：
set_clock_uncertainty -setup Tu [get_clocks clk]
一般来讲，对setup建立一个模型
比如

会在原来setup time的基础上增加不确定度

设置时钟的上升时间、下降时间（即斜坡）
set_clock_trans