FPGA仿真
FPGA仿真
Arist9612
这个作者很懒,什么都没留下…
展开
-
Verilog testbench常用块
1.系统功能块本地文件读入,后两项可缺省$readmemb ("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>)$readmemh ("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>)reg [379:0] CAL2_sample[0:2999];initial $readmemb ( "./../matlab/ideal_high_freq_sample_bits.txt原创 2020-11-15 20:34:43 · 429 阅读 · 0 评论 -
modelsim仿真(一)——为什么要仿真及仿真分类
1.为什么要进行仿真仿真可以让设计者能够很快知道模块输出值是否正确,开发新模块的时候这一点尤为重要。如果遇到稍微复杂一点的工程,那么当完成一次综合、布局布线的时间超过半个小时是很正常的。因此为了验证一个新加入的模块功能对整个工程进行编译从时间上来讲是不值得的。如果不仿真,单纯的用逻辑分析仪进行捕捉,每全编译一次消耗大量的时间,再者能观察到的信号有限,还会影响功能时序。这样一个流程...原创 2020-04-05 22:34:49 · 3080 阅读 · 0 评论 -
modelsim仿真(二)——自动化仿真
1.概述为什么一定要进行所谓的自动化仿真呢?我所理解的自动化仿真本质上就是手动仿真,只不过把鼠标点击GUI界面的操作改成了一条条指令,通过脚本的方式一下子全部执行了。最突出的特点就是快,modelsim对HDL文件的编译速度要远远大于quartus,可以快速排除新开发模块中的语法错误,验证功能正确性,帮助我们加快开发进程。自动化仿真既可以实现功能仿真,也可以实现时序仿真。最关键的一步就是...原创 2020-04-05 23:19:02 · 879 阅读 · 0 评论