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GVIM教程基于明德扬课程GVIM是类似于记事本的代码编辑工具，但它比记事本的输入效率高，能提高我们的工作效率。一、必备技巧本节讲述使用GVIM的必备技巧，这些技巧是使用GVIM的前提，掌握了这些技巧，在不追求效率的前提下，足以应付所有应用。明德扬建议：必须牢记并熟悉本章技巧。GVIM有三个操作模式，分别是命令模式、编辑模式和列操作模式(注意，这是明德扬为教学方便而做的简明划分，不严谨但足够理解)。 命令模式：在此模式下，不可对文本进行编辑，键盘的所有按键都是各种不同的操作命令。 编辑

总体思路：分而治之、硬件思维。HDL代码应该采用与工艺无关的方式编写，好处是用不同ASIC库都能实现同样功能。这点对IP复用意义重大。多计数器法其实不好，因为依赖于器件延时。时钟相关逻辑门控时钟、分频器等时钟逻辑以及复位逻辑，应该在最先确定下来，保存在一个子模块中。之后不再去更改，也可以增量编译。避免模块中出现多时钟驱动。因为这种情况综合器优化会有困难，也有助于物理级处理时钟扭斜的问题。当然有些时候这种情况避免不了，比如跨时钟域信号传输。对于此，应该将同步逻辑写成一个单独的模块。给时钟有意义的

运算优先级顺序

给定深度计算位宽function integer clogb2(input integer depth); begin for(clogb2 = 0; depth >0;clogb2 = clogb2 +1) begin depth = depth >> 1; end // clogb2 = clogb2 - 1; //此处不减则需要在定义reg或者端口的时候减 endendfunction常规函数格式// --function to judge.

1. 非阻塞赋值非阻塞赋值操作符用小于等于号 (即 <= )表示。在赋值操作时刻开始时计算非阻塞赋值符的RHS表达式，赋值操作时刻结束时更新LHS。在计算非阻塞赋值的RHS表达式和更新LHS期间，其他的Verilog语句，包括其他的Verilog非阻塞赋值语句都能同时计算RHS表达式和更新LHS。非阻塞赋值允许其他的Verilog语句同时进行操作。非阻塞赋值的操作可以看作为两个步骤的过程：1 在赋值时刻开始时，计算非阻塞赋值RHS表达式。2 在赋值时刻结束时，更新非阻塞赋值LHS

1.目前写VHDL程序时，大部分人已经熟悉的库调用如下所示：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all; --或者 use ieee.std_logic_signed.all;这几个库文件的源码可以在: IEEE库文件.中查看，...

1.纯signed运算module signed_op( input clk_i, input rst_n, input signed cin, input signed [3:0] dataa_i, input signed [3:0] datab_i, output signed [4:0] sum_o); assign sum_o = dataa_i + datab_i + cin;endmodule最后四行都是Decimal格式显示。cin为si

0.Verilog的移位运算符分类逻辑移位：>>/<<。逻辑左移右移代表不管符号位，整体做移动。算数移位：>>>/<<<。算术左移右移代表保留符号位不动。两者都是非循环的移位操作。若移位赋值目标位数多于源数据，对于有符号数右移，先拿符号位填充多出的bit位再按照下面的移位运算方式进行运算。对于无符号数，逻辑移位和算数移位的效果完全一致。空缺拿0来补充。1.算数移位算数右移（>>>）当移位数据为有符号数，高位