TDC综述(二)——基于FPGA的TDC关键技术

2.1 粗计数模块

• 粗计数模块是TDC的基础。[35-37]是其实施实例。这一结构可以使用半加器和寄存器（用于在每一系统时钟周期存储和更新计数器的值）实现。主要有两种变体。第一种，计数寄存器从零开始计数，当检测到有效输入信号时，在该时钟周期增长计数值，即被测信号，后文中称为HIT。第二种，在每次HIT信号到来时俘获当前时刻的时间戳。通过比较获得的时间戳，获取两次事件的时间信息。粗计数模块的测量范围和分辨率可通过如下方式获得：
  
• 第二种结构的优势在于便于实施和资源节约。然而，可实现的最大分辨率受到系统时钟频率的限制。实施该结构时，重点是采样寄存器的待测信号的走线。若不考虑，也许会导致该二进制计数器的误差大于一个LSB。
  随着FPGA技术的发展，最大操作频率已经到达了数百MHz。[9][11]使用了500MHz的系统时钟，[21]使用了710MHz的系统时钟。尽管如此，这一范围的系统时钟频率最大也仅仅达到了1.4ns的分辨率，为了实现低于百ps的分辨率，系统时钟频率需要高于10GHz。
  一方面，当计数器的位数增多，就难以确保相应的寄存器之间的HIT信号的抖动在一个较低水平。另一方面，随着时钟频率提升，时钟抖动效应激烈增加。这两个因素共同导致了亚稳态问题寄存器数量的增长，进而导致了计数错误的概率增加。当分辨率要求达到数ns并且需要高测量范围时，应该使用粗计数模块。

2.2 相移时钟

当在FPGA平台上实施TDC时，若分辨率要求不高，那么相移时钟法可以实现低资源消耗和低复杂度的前提下达到要求。一般地，相移时钟结构依赖于FPGA的PLL或者时钟管理块实现。[38]-[42]。相移时钟结构，便于实施，可以达到优于300ps的分辨率[41]。尽管可以实现不错的分辨率，但是相比于其他TDC结构，相移时钟TDC有明显的缺点。相移时钟结构基于两点技术：过采样和相位检测。

2.2.1 Oversampling

该结构的基本原理是利用具有不同相位的时钟构成多个独立的计数器（有点类似多相法，但是本质似乎还是多计数器求平均），利用HIT信号作为计数器的使能信号。该结构基于第四部分中的A模块的一个粗计数器，复制m次，使用具有m个相位的时钟。最终测量结果 利用如下公式计算：

基于相移时钟结构（多计数器），[30-40][43]的分辨率已经达到了1ns。主要的挑战在于，被测信号的走线。既然不同相位的时钟是本结构的基本构成，被测信号的布线必须尽量使得其偏斜（我们把时钟信号到达不同寄存器的时间偏差称为skew）最小化以避免恶化时间测量效果。具有相位差的时钟生成也是十分关键，低抖动的PLL通常被用于构建低重叠的相移时钟。

2.2.2 Phase Detection

• 图2表示了使用了多相位时钟结构的TDC的原理图，使用相位差作为BIN去采样HIT信号。这一结构与TDL与很多相似之处，被延时的信号是系统时钟。该延时不是由本征单元传播时间产生的，而是由所使用的时钟之间的相位差来给出的。相位数量越多，该方法的分辨率越高。但它的问题在于，使用高频率的时钟，抖动也会越发严重，这会降低TDC的性能。当TDC分辨率低于数百ps时，相移产生器产生的时钟抖动和走线偏斜会产生剧烈影响，第n个相移时钟的上升沿可能比前面n-1个时钟的上升沿更早到达。这就导致bubble现象的产生，与TDL的bubble十分相似，都会影响TDC的线性度和最终时间精度。因此，降低相移时钟发生器的抖动和偏斜就尤为重要。另一个方面是同步阶段，为避免多相法中的亚稳态问题，建立了一个统一的时钟域来进行进一步的测量码处理。该同步阶段和相位数具有相同体量。相位检测的动态范围由粗计数模块控制。所需要的时钟数等于360/相位差，以求可以令上升沿均布在一个完整时钟周期中。
• 多相法系统可被下列公式描述：
  
  此处的phase是对输入信号进行采样的时钟号（从0，0°相移的时钟到n，m°相移的时钟）ÿ