xilinx FPGA系列
文章平均质量分 51
普通FPGA开发记录
火眼金睛实现统一美
这个作者很懒,什么都没留下…
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vivado使用技巧
1.find功能原创 2022-08-25 10:36:51 · 288 阅读 · 1 评论 -
xilinx常用buf
xilinx常用bufIBUFDSOBUFDSBUFGBUFG_GTIOBUFIBUFDS_GTE3/4IBUFDS差分输入IBUFDS IBUFDS_inst ( .O(O), // 1-bit output: Buffer output .I(I), // 1-bit input: Diff_p buffer input (connect directly to top-level port) .IB(IB) // 1-bit input: Diff_原创 2020-06-21 11:07:37 · 4703 阅读 · 0 评论 -
dcp edif文件生成
vivado常用的封装形式有几种,大致有一下几种 IP edif dcp 封装Ip就不讲了,可以直接封装整个工程,这里主要介绍dcp及edif文件 封装dcp文件 1.将要封装的模块设置为顶层模块 2.设置下图 值得注意的是。生成dcp时,需要先将xdc文件disable掉 ...转载 2021-09-03 21:08:23 · 734 阅读 · 1 评论 -
coe文件及产生
一. COE文件格式:1. Block Memory COE File; This .COE file specifies the contents for a block memory of depth=16, and width=4.memory_initialization_radix=2;memory_initialization_vector=1111,1111,1111,1111,1111,0000,0101,0011,0000,1111,1111,1111,1原创 2021-07-20 20:47:15 · 873 阅读 · 0 评论 -
TCL和约束
bit文件压缩set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design]原创 2020-09-09 11:18:41 · 1090 阅读 · 0 评论 -
玄学问题:仿真时,改变条件,结果不变
在仿真除法器IP核时,修改了仿真条件,结果不变。在关闭仿真窗口之后,右键simulation,点击reset behavioral simulation,再点run simulation结果就会变化。然后就开始在网上瞎查,找到了一个,链接如下:链接: link.具体请看网页,反其道行之,将simulation language从Mixed设置成Verilog之后,修改代码,结果就随之变化了。也没搞懂是为啥,看也看不来,也有可能代码编的有问题,反正写下来,...原创 2020-06-25 23:30:44 · 975 阅读 · 0 评论 -
vivado纯verilog代码固化程序
将程序固化到flash中本次参考为EGO1开发板,flash模块如下:步骤:在生成bit流文件之后第一步,打开Implemented Design第二步,依次选择Tools——>Setting——>Bitstream,点击Configure additional bitstream settings。如果没有上一步Implemented Design没有打开,这里会显示需要打开。这里面会有很多配置,具体情况可以具体分析,很多地方也可以直接使用默认设置,这里主要介绍下图配置:原创 2020-06-24 09:30:50 · 4783 阅读 · 2 评论