前言:
我们的数字逻辑大作业的控制信号是一个最大最大的难点,于是我就在制作CPU的时候一边做一边整理了这份控制信号文档
完整的CPU工程文件可以在下方链接下载,里面也有一份更好看的控制信号整理文档.无需花费积分哦
//download.csdn.net/download/qq_43536068/12037172
*注:
如果没有特别注明SM=0,那么默认是在SM=1的”执行”的时候(即时钟下降沿)的真值表
SM为0取地址SM为1执行
因此,当SM为0的时候,实际上控制信号产生逻辑输出的是“取出指令”的控制信号
从单个元件的视角查看控制信号
通用寄存器组WE
WE (不要再给WE取反了!!!就之间WE)允许BUS上的数据进入通用寄存器组
MOVA,MOVC,ADD,SUB,OR,NOT,RSR,RSL,IN,SM=0(debug取地址周期为WE必须为1)
RAA[1,0]为IR[3 downto 2] 控制A口输出的控制信号
RWBA[1,0]为IR[3 downto 2] 控制B口输出 以及 写入操作
指令计数器PC
IN_PC: SM=0 (SM=0的时候PC需要进行自加操作)
LD_PC: JMP,JZ,JC的第二个周期的执行时间