本文介绍了VHDL原理图的两种连线方法：直接使用鼠标连线和通过命名线段进行隔空连线。重点讲解了如何通过设置线段属性进行命名，并展示了命名相同线段间的连接。此外，还讨论了引脚命名的重要性，特别是当引脚名以'NAME[XX…XX]'格式命名时，它将自动识别为'std_logic_vector'类型，如果命名不正确会导致编译错误。
VHDL原理图的连线方法
直接使用鼠标连
直接把鼠标放在一个元件的 输入/输出 处,鼠标会变成加号,这个时候就可以连(大家都会)
用"命名"某条线的方式来"隔空连线"
当我们选中一条线–>右键–>选择"Properties"
把这条线的名字命名为"XX"
那么这条线会与名字同样为"XX"的另外一条线"连接上"
下面这两张图就是两个控制信号的连接,可以看见我的"Control_signal_generation_logic"的IN_PC,LD_PC输出端被连接到了"指令计数器(PC)"的IN_PC,LD_PC输入端
关于引脚(pin)命名
引脚的命名也是有讲究的
我们会发现,当引脚名称为"NAME[XX…XX]"(其中NAME是引脚的名称,XX代表数字)的时侯,引脚的连线会自动变成"粗线条",这代表此时输入变为了一个"std_logic_vector(XX downto XX)"
无论是 输入
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