qq_43550399的博客

原创 zynq DMA调试 PL写入BRAM,PS查看,DMA搬运数据至DDR

AXI4 Memory Map 用于与内存交互，又分为 AXI4 Memory Map Read 和 AXI4 Memory Map Write 两个接口，分别叫做 M_AXI_MM2S 和 M_AXI_S2MM，其中 AXI4 Stream Master（MM2S）用于对外设写，AXI4-Stream Slave(S2MM)用于对外设读。Pl端写bram数据模块，仿真验证。在加载程序初期输出bram的数据，每个时钟周期地址值加1，数据加1，同时en信号有效，we写使能有效，才能把数据写入bram。

原创 zynq7020板子验证

2. QSPI FLASH启动验证。DDR正常，例程测试通过。重新上电后，有信息打印。

原创 Xilinx K7_Microblaze的Tmrintc定时器中断使用（ISE14.7）

K7_Microblaze的Tmrintc定时器中断使用（ISE14.7），例程的使用以及串口打印

原创 关于每个人都是一颗脉冲星的123事

原创 关于UART-RS232在高波特率丢数据事件的秃头的一个月

前情提要，不看也行：最近做一个数字板连接一个转台的”题目“，外界设备是STM32控制的，数字板是K7的画的PCB板，两个设备的通信呢，是通过UART-RS232进行的，主要是数字板进行指令下发(18字节)给转台和数字板接收转台的回传数据（也是18字节），回传数据里有转台当前的位置信息和上次下发的指令信息等数据。由于系统对实时性要求比较高，位置信息最低也要100Hz吧，100*（18+1）*8=15200，（18字节+1停止位）也就是波特率最低也得15200吧，临近就是19200。这个转台是厂家做的，

原创 边坡SAR调试成功

原来有滑轨，现在改成转台，协议不变把录取模式的上位机和下位机一套跑通了。。。原来会卡竟然是因为一个while循环的原因可以射频还是没输出啊，不知道为啥，感觉不是软件的问题了...

原创 2021-10-22代码“—＞”的解读

//XBram_Config（Data） *RadarParsBram_ConfigPtr（p）; //struct Data * p;/*定义结构体指针*/ //取出RadarParsBram_ConfigPtr所指向结构体中包含的数据项MemBaseAddress的值赋给RadarPars_addr //2021-10-22 RadarPars_addr = RadarParsBram_ConfigPtr->MemBaseAddress;...

原创 CRC校验笔记 C语言代码分析

CRC校验码计算示例：现假设选择的 CRC生成多项式为 G（ X） = X4 + X3 + 1，要求出二进制序列 10110011的 CRC校验码。下面是具体的计算过程 ：①将多项式转化为二进制序列，由 G（ X） = X4 + X3 + 1可知二进制一种有五位，第4位、第三位和第零位分别为1，则序列为11001②多项式的位数位5，则在数据帧的后面加上5-1位0，数据帧变为 101100110000，然后使用模2除法除以除数 11001，得到余数。③将计算出来的CRC校验码添加在原始帧的后面，真正

原创 verilog中的inout端口与三态门、高阻态的使用

高阻态百度百科：高阻态是一个数字电路里常见的术语，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，和没接一样，如果用万用表测的话有可能是高电平也有可能是低电平，随它后面接的东西定的。在电子学中，高阻态（英语：High impedance）表示电路中的某个节点具有相对电路中其他点相对更高的阻抗。这个概念在三态逻辑、上拉电阻中有所涉及。在硬件描述语言（如Verilog HDL和VHDL）中，高阻态通常用字母z来表示。当一个器件具备高电平、低电

原创 环境配置及FPGA程序加载/固化说明

环境配置及FPGA程序加载/固化说明安装ISE软件，与网上大多教程一致（附：ISE14.7安装教程（转） - NingHeChuan - 博客园 (cnblogs.com)）。选择xsetup选择Next与Acepet，后到如图所示界面。选“ISE Design Suite System Edition”，Next~。什么都不做，Next选择安装路径，根据大家磁盘情况进行设置，这里为C盘，Next总结页，点击Install进行安装出现如...

原创 chirp信号频谱（三角波和锯齿波）

普通chirp信号​​​​​​​​​​​​​​ 频谱图中信号载波3.2GHz，采样率256MHz，带宽100MHz，脉宽64us%% --------仿真数据---------------fs=256e6;Nr=16384;ts = 1/fs;fc=3.2e9;B=100e6;Tp=64e-6;k = B/...

原创 XAxiDma_IntrGetIrq(AxiDmaInst, XAXIDMA_DEVICE_TO_DMA)

#define XAxiDma_IntrGetIrq(InstancePtr, Direction) \ (XAxiDma_ReadReg((InstancePtr)->RegBase + \ (XAXIDMA_RX_OFFSET * Direction), XAXIDMA_SR_OFFSET) &\ XAXIDMA_IRQ_ALL_MASK)#define定义 ：#define...

原创 vivado修改block design（增加ip核）后sdk中驱动不变

删除bsp文件包后无效，再生成后依旧没有新增加的ip核的地址信息删除design_1_wrapper_hw_platform文件后重新launch sdk后，system.hdf里就增加了新加的ip核有报错编译完就无了

原创 BRAM_Control的地址值分配bug

也不知道为啥，调着调着突然一到把波形写入到RAM的函数里的时候，程序就跑飞了，一步一步执行倒是能把波形数据写道寄存器里，但我一个波形那么多个点，我要单步执行到什么时候。。。一开始25.6us跑飞，why换别的SDK程序，没事。果然是人的问题。改了什么invaild project path的文件路径又加了一遍，未果。。。改成6.4us，通了。。。再回去一看block design的address editor，我的dma的地址分配为什么自己变成了8K，之前一直都在用的没出过问题.

原创 DAC_addr_cnt IP核 创建

工程里DA输出波形控制，每个PRT内发射n个chirp波形，一个PRT为一个单元。仿真时这两句话写反了，竟然导致Addr_Cnt仿真输出为高阻态。因为仿真文件和.v文件的信号顺序要一样。仿真结果：打包IP核...

原创 Type make: *** No rule to make target ‘E:/sty_d/kaiti/RFSoC_Chengxu/RFSoC_210323/RFSoC_21

Vivado 中SDK编译报错*** No rule to make target 'E:/sty_d/kaiti/RFSoC_Chengxu/RFSoC_210323/RFSoC_210323.sdk/design_1_wrapper_hw_platform_0/psu_init.c', needed by 'src/psu_init.o'. Stop.进入zynq_fsbl文件夹的属性，修改他的Linked Pesources，改到对应文件下的psu_init.c应该是因为整个工程被..