verilog
文章平均质量分 58
Dayana_
这个作者很懒,什么都没留下…
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边坡SAR调试成功
原来有滑轨,现在改成转台,协议不变把录取模式的上位机和下位机一套跑通了。。。原来会卡竟然是因为一个while循环的原因可以射频还是没输出啊,不知道为啥,感觉不是软件的问题了...原创 2021-11-10 16:40:27 · 253 阅读 · 0 评论 -
verilog中的inout端口与三态门、高阻态的使用
高阻态百度百科:高阻态是一个数字电路里常见的术语,指的是电路的一种输出状态,既不是高电平也不是低电平,如果高阻态再输入下一级电路的话,对下级电路无任何影响,和没接一样,如果用万用表测的话有可能是高电平也有可能是低电平,随它后面接的东西定的。在电子学中,高阻态(英语:High impedance)表示电路中的某个节点具有相对电路中其他点相对更高的阻抗。这个概念在三态逻辑、上拉电阻中有所涉及。在硬件描述语言(如Verilog HDL和VHDL)中,高阻态通常用字母z来表示。当一个器件具备高电平、低电原创 2021-10-20 15:41:01 · 7022 阅读 · 0 评论