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集成电路设计
章鱼丸子♛
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Linux下的Cadence软件的spice和Verliog步骤(这是最最最为简单的超详细!!!!)
Linux下的Cadence软件的spice和Verliog步骤(这是最最最为简单的超详细!!!!)最近由于新换导师,新导师的方向是IC设计,在老师紧张的培训中接触Candence仿真,刚开始整个人是懵逼状态,第一天是最难熬的一天,后面几天才慢慢开始有感觉,今天刚抽出一些时间来,整理一下软件的使用步骤。一、spice仿真及电路输入1、新建库及其单元。新建库的步骤为:File---->...原创 2019-07-25 17:21:08 · 8496 阅读 · 6 评论 -
Linux下cadence的verilog仿真(接上篇)
Linux下cadence的verilog仿真(接上篇)原创 2019-07-26 10:00:22 · 12305 阅读 · 8 评论 -
使用芯愿景软件提数字电路方法(适合初学者)
使用芯愿景软件提数字电路方法(适合初学者)在线路提取时,首先我们要具备数字电路的基础知识,认识mos管的非门、与非门以及或非门的组成。这里我简单说一下:非门:nmos和pms管串联;与非门:nmos串联,pmos并联;或非门:nmos并联,pmos串联。(大家可以这样理解记住:串联和“与”相对应,并联和“或”相对应)~~下面我分享一下我的用芯愿景软件提图提线的步骤。一、提图首先我...原创 2019-07-26 17:28:21 · 2710 阅读 · 4 评论 -
Verilog的几个简单语法(assign、always等)
1、wire表示的是线网类型,如:wire temp; // 定义temp为线网类型reg是寄存器变量,如:reg [7:0] Q; // 定义Q为8位寄存器变量注:wire声明的信号只代表连接线,不会保持值。所以赋值的时候称连续赋值,用assign完成,即wire对应于assign;但是由reg声明的信号却有两种情况,一种是真正的寄存器,另一种只是声明成reg实际也是不能保持值的...原创 2019-10-09 10:50:04 · 2392 阅读 · 0 评论