Verilog的几个简单语法（assign、always等）

1、wire表示的是线网类型，如：wire temp； // 定义temp为线网类型
reg是寄存器变量，如：reg [7：0] Q； // 定义Q为8位寄存器变量
注：wire声明的信号只代表连接线，不会保持值。所以赋值的时候称连续赋值，用assign完成，即wire对应于assign；
但是由reg声明的信号却有两种情况，一种是真正的寄存器，另一种只是声明成reg实际也是不能保持值的。即：在always块里面：（1）如果敏感列表是时钟，则reg所声明的是真正的寄存器；
（2）如果敏感列表是信号，则reg所声明的只是线网型信号。
即reg对应于过程赋值语句，如：always、initial