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RSS订阅原创 用vim/gvim编辑verilog技巧（四）
\v是一个特殊的模式修饰符，它代表“very magic”模式。在 Vim 的正则表达式中，有几种不同的模式修饰符，它们决定了正则表达式中哪些字符是特殊字符，哪些字符是普通字符。这样，就不需要对正则表达式中的特殊字符进行转义，从而简化了正则表达式的编写。在“very magic”模式下，几乎所有的非字母数字字符都被视为特殊字符，这使得正则表达式更加直观和易于编写。在默认情况下，Vim 的正则表达式使用“magic”模式，其中一些字符（如。使用vim/gvim时，利用正则表达式可以很方便的替换文本。
2024-05-29 17:40:01
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原创 数字设计和逻辑综合
Behavioral Level HDL使用行为来描述设计的功能。这种行为的描述需要详细制定何时读进输入，何时对输入进行操作，何时把操作结果写出到输出端口。在用行为级语言时，并不需要指出由有限状态机控制设计或何时执行每个操作时钟周期。它需要工具在综合时决定这些操作。用行为级语言进行设计，需要用EDA工具（如Synopsys公司的Behavioral Compiler）将其HDL的硬件描述转化成RTL代码或门级网表。行为级语言在IC设计的设计实现流程中并不常用。
2024-02-29 10:53:20
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原创 用vim/gvim编辑verilog技巧（三）
对于verilog coding时，重复次数较多的内容，实现类似notepad++上的插件FingerText类似的功能。
2024-01-30 16:19:43
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原创 用vim/gvim编辑verilog技巧（一）
基本配置，参考了原文链接：https://blog.csdn.net/qq_41467882/article/details/120274829的配置，下面的配置新建文件后，按下后可自动添加文件头注释，如果文件头已存在，按下会刷新Last modified时间和文件名。按下可打开新标签页。首先对vim进行配置，打开并编辑用户目录中的.vimrc文件。新建并打开demo_top.v，按下，效果如图。
2024-01-29 15:28:10
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原创 Clock Domain Crossing (CDC) Design
认识到将慢信号采样到快时钟域中比将快信号采样到慢时钟域中引起的潜在问题更少，设计者可以通过使用简单的两个触发器同步器在时钟域之间传递单个CDC信号来利用这一特点。如果快时钟域是慢时钟域的频率的1.5倍（或更多），则将慢控制信号同步到快时钟域中通常不是问题，因为快时钟信号将对慢CDC信号采样一次或多次。与同步器相关的一个问题，面对慢时钟对快信号的采样，快信号有可能在采样前快速变化两次，这就需要考虑漏采的值对设计是否有影响。
2023-10-24 15:20:47
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原创 Setup time 和 Hold time
Data Arrival time和Data Required Time是以Data的路径为基础，以时钟为参考。Data Arrival time 和 Data Required Time所表示的不是一段时间，而是时间上的点。顾名思义，前者是Data实际到达的时间点，后者Data需求（保持或者有效）的时间点。正如之前所说，Data Required Time是Data需求（保持或者有效）的时间点，所以要减去。同理，Data Required Time是Data需求（保持或者有效）的时间点，所以要加上。
2022-11-30 17:49:41
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