Jie_MSD的博客

DFT（Design for Testability ）该设计有助于提高可测试性，从而促进制造过程中的测试和调试，提高了芯片的可测试性和可靠性。没有一个制造过程是完美的，所以生成出的所有的芯片不是都能正常工作，因此，进行测试（例如DFT）是非常重要的，以确保只有功能正常的芯片被送出去用于后续的封装和应用。对于任何芯片设计，都会存在一定的失效率（Yield）。

本文讨论了SoC系统的架构设计，包括处理器核心、内存以及其他外设的互连，并详细描述了如何通过AHB-Lite总线实现高效的数据传输。AHB-Lite总线是一种简化版本的AHB总线。同时，阐述了利用寄存器映射以及其他硬件资源与软件接口的设计方法，以满足SoC系统的功能需求。本文为未来更复杂的SoC设计提供参考。

除了功能验证之外，时序收敛是一个重要的里程碑，它决定了何时可以将芯片交付给半导体代工厂进行制造，芯片设计人员应该掌握有关时序Timing的参数。hold time violation 和 setup time violation 意味着电路设计不能满足时序要求！而race hazard意味着您编写的代码经过综合后实施到真实的电路上时会导致某些状态不确定。这种不确定不稳定的状态称作是亚稳态(Metastability)。同步系统中要求数据Data必须在下一个时钟上升沿之前稳定，保证寄存器可以取到正确的值。

任何数字电路的行为都可以通过其功能和时序响应来表示。 前者仅考虑电路的逻辑功能，因此仅传达其功能行为，而后者还考虑信号通过电路时的传播延迟，从而表达电路的实际行为。essential hazard：由于组合逻辑中的延迟淹没了状态机反馈部分的延迟，从而导致不正确的操作，因此会出现基本危险。 最好通过改变状态机来实现，通过添加等待周期的方法实现寄存器内数据更新。

How to reduce the number of transistors to reduce circuit area? -- Take the Binary Full Adder as an example优化面积的方法1. 减少晶体管的数量2. 改变gate matrix的布局

芯片全定制设计是一种通过指定每个晶体管的布局以及它们之间的互连来设计集成电路的方法。  **标准单元库**（standard cell 设计方法）、**门阵列**（gate array设计方法）和**门海样式**（The Sea-of-Gates Design Approach）被硅供应商称为半定制方法。

本文为了解决为什么要使用多晶硅作栅极触点的问题，先介绍了MOS管的工作原理是通过栅极上所加的电压控制漏极与源极之间电流，然后解释了栅极的材料为什么选用多晶硅，然后介绍了晶体管里栅极的自对准工艺（Self-Aligned Gate ）。

本篇文章将根据我们在 CMOS 制造系列中学习的制造步骤跟进一步理解 CMOS 布局Layout。光刻是将图案从掩模转移到基板的过程，Layout版图设计是绘制制造过程中使用的掩模MASK。

本文简单扼要地叙述了基于N阱技术的CMOS制造工艺流程（CMOS PROCESS FLOW Through the N-well / P-well technology），并制作为表格的形式，方便对照记忆和理解CMOS工艺。

本文详细阐述了闩锁效应latch-up问题、如何通过添加Tap来解决。详细讲述了如何通过combained area来绘制TAP