Mark-SystemVerilog
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Jie_MSD
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DFT设计 与 芯片测试 ;Scan Chain; DC里的DFT的扫描链设计; 存在异步复位触发器时的扫描链设计;Scan-In Scan-Out
DFT(Design for Testability )该设计有助于提高可测试性,从而促进制造过程中的测试和调试,提高了芯片的可测试性和可靠性。没有一个制造过程是完美的,所以生成出的所有的芯片不是都能正常工作,因此,进行测试(例如DFT)是非常重要的,以确保只有功能正常的芯片被送出去用于后续的封装和应用。对于任何芯片设计,都会存在一定的失效率(Yield)。原创 2023-07-10 04:30:11 · 8470 阅读 · 3 评论 -
深刻理解状态机设计需要避免的冒险;处理单元里的control和datapath;时序电路可能存在essential hazard;竞争冒险【SV】【VLSI】
任何数字电路的行为都可以通过其功能和时序响应来表示。 前者仅考虑电路的逻辑功能,因此仅传达其功能行为,而后者还考虑信号通过电路时的传播延迟,从而表达电路的实际行为。essential hazard:由于组合逻辑中的延迟淹没了状态机反馈部分的延迟,从而导致不正确的操作,因此会出现基本危险。 最好通过改变状态机来实现,通过添加等待周期的方法实现寄存器内数据更新。原创 2023-01-30 08:16:17 · 965 阅读 · 0 评论 -
【SV】从仿真器的角度理解为什么要避免#0延迟。理解事件-驱动模拟。SystemVerilog如何在仿真时模拟写一个传播延迟?理解非阻塞赋值/阻塞赋值 延迟时间控制
事件-驱动模拟Event-Driven Simulation非阻塞赋值/阻塞赋值 Nonblocking / Blocking assignments延迟时间控制 Procedural timing control原创 2022-12-31 23:06:26 · 1475 阅读 · 0 评论 -
【SV】为什么需要异步复位?同步输入/异步输入、异步复位/同步复位(bad)、异步复位同步释放、同步系统/异步系统
同步输入/异步输入、同步系统/异步系统、阻塞赋值/非阻塞赋值Synchronous/Asynchronous inputs and system, Synchronous/Asynchronous resetSynchronous/Asynchronous inputs and system, Synchronous/Asynchronous reset原创 2022-12-31 20:33:31 · 1022 阅读 · 3 评论 -
【SV书的章节练习题】Chap.3 Combinational Logic Using SystemVerilog Gate Models
这一章主要考了基本的组合逻辑、testbench、delay三种方式怎么加、阻塞赋值和非阻塞赋值。《SystemVerilog数字系统设计》-夏宇闻。原创 2022-11-01 20:20:21 · 371 阅读 · 0 评论