数字设计基础——SRAM（1）

前言

ROM在需要信息恢复操作的应用中受限，而计算机和其它数字系统常常需要对数据进行恢复、处理、变换和存储等操作，因此需要一种可读可写的存储器。当然，寄存器和寄存器组也是也是支持快速随机存取的，但存储大量的数据会占用太多的硅片面积。而RAM占用的面积更小，速度也更快。

一、SRAM介绍

典型的RAM包括静态和动态两类，emmm…平时只接触了SRAM所以只说说静态RAM吧。它采用晶体管-电容结构实现，不需要刷新，一般用于计算机中的高速缓存，基本的电路结构如下。
反馈结构使得两个反相器的输出互为相反值，bit_line和bit_line_bar的电平确定了读写操作的结果。

二、单端口SRAM的Verilog模型

1、简单的SRAM单元模型

这里先给出一个没有考虑传播延时的RAM单元，它具有低电平有效的片选输入（CS_b）和写使能（WE_b），如下图。需要注意的是这里没有时钟信号，寄存器由触发器实现，RAM由锁存器实现。

如果CS_b无效则处于三态模式，CS_b和WE_b同时有效则处于透明模式，CS_b有效但WE_b无效则锁存，单元内的内容是随时可读的，但只有在WE_b无效时才会读取data_out。

代码如下：

module  ram_static(
    output data_out,
    input  data_in,
    input  cs_b,we_b
    );

    assign  data_out=(cs_b==0)?(we_b==0)?data_in:data_out:1'bz;

endmodule

testbench如下：

`timescale	1ns / 1ps

module  t_ram_static();

    wire    data_out;
    reg     data_in;
    reg     cs_b;
    reg     we_b;

    initial begin
        $fsdbDumpfile("ram_static.fsdb");
        $fsdbDumpvars();
    end

    ram_static  u_ram_static(
        .data_out   (data_out),
        .data_in    (data_in),
        .cs_b       (cs_b),
        .we_b       (we_b)
    );

    initial begin
        data_in=1'b1;   	cs_b=1'b1;  we_b=1'b1;
        #20 cs_b=1'b0;      we_b=1'b0;
        #40 data_in=1'b0;   cs_b=1'b1;  we_b=1'b1;
        #10 cs_b=1'b0;
    end

    initial begin
        #100    $finish;
    end

endmodule

仿真波形如下：

2.带双向数据端口的SRAM

现在我们引入一个稍微复杂点的，将模型修改为一个只包含双向数据端口的共享总线结构，如下图。

增加OE_b信号来控制数据通路，数据通道由原来的两个信号减少为一个。如果WE_b有效而OE_b无效，则data的值可以透明传输到latch_out，并在WE_b无效时被锁存，如下图。读类似。

代码如下：

module  ram_static_BD(
    inout   data,
    input   cs_b,
    input   we_b,
    input   oe_b
    );

    wire    latch_out=((cs_b==0)&&(we_b==0)&&(oe_b==1))?data:latch_out;

    assign  data=((cs_b==0)&&(we_b==1)&&(oe_b==0))?latch_out:1'bz;
endmodule

testbench如下：

module  t_ram_static_BD();
    reg bus_driver;
    reg we_b,oe_b,cs_b;

    wire data_bus=((oe_b==1)&&(we_b==0))?bus_driver:1'bz;

    ram_static_BD u_ram_static_BD(
        .data   (data_bus),
        .cs_b   (cs_b),
        .we_b   (we_b),
        .oe_b   (oe_b)
    );

    initial begin
        #100   $finish;
    end

    initial begin
        $fsdbDumpfile("ram_static_BD.fsdb");
        $fsdbDumpvars();
    end

    initial begin
        bus_driver=1'b0;		cs_b=1'b1;			we_b=1'b1;oe_b=1'b1;
        #10 cs_b=1'b0;			we_b=1'b0;			bus_driver=1'b1;
        #20 we_b=1'b1;			cs_b=1'b1;			bus_driver=1'b0;
        #40 bus_driver=1'b1;	cs_b=1'b0;
        #20 oe_b=1'b0;			bus_driver=1'b0;
        #10 cs_b=1'b1;			bus_driver=1'b1;
    end
endmodule

仿真波形如下：

先这样吧，如有错误啥的麻烦指出来我将及时修正，也期待各位大佬的指点，谢谢~

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Beyond topic：

以后会不定期更新一些所学所悟，希望“说得清楚，看得明白”。
本来想利用周末把双端口SRAM也写一下的，码不完了，下周叭~