PLL的学习（IP核调用）

最新推荐文章于 2024-07-11 18:38:05 发布
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PLL学习(IP核)

锁相环的功能：是产生特定频率的时钟信号，例如倍频信号。

使用IP核产生不同频率的时钟信号

  1. 新建一个 pll_test 的工程，点击 Project Manager 界面下的 IP Catalog
    image-20220327145638204
  2. 再在 IP Catalog 界面里选择 FPGA Features and Design\Clocking 下面的 Clocking Wizard，双击 打开配置界面。
    image-20220327145714949
  3. 默认这个 Clocking Wizard 的名字为 clk_wiz_0, 这里我们不做修改。在第一个界面 Clocking Options 里， 我们选择 PLL 资源，输入的时钟频率为 50Mhz。
    image-20220327145902988
  4. 在 Output Clocks 界面里选择 clk_out1~clk_out4 四个时钟的输出，频率分别为 200Mhz, 100Mhz, 50Mhz, 25Mhz。这里还可以设置时钟输出的相位，我们不做设置，保留默认相位, 点击 OK 完成,
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ziyouruf的博客
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03-31 755
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